时钟低摆幅三值双边沿低功耗触发器的设计

在深入研究能量回收和门控时钟技术的基础上,提出了能量回收时钟发生器和触发器的新型设计方案。该方案在smic0.35μmcmos标准工艺下,利用spectre软件进行仿真。仿真结果表明,采用能量回收技术后,新型结构的功耗比传统结构下降约42%;采用门控时钟技术后,新型结构的功耗比传统结构下降约65%。

介绍了一种低抖动、快前沿高电压重复率触发器,输出参数为:重复率可达100pulse/s,输出时延约225ns,抖动约1ns,前沿约26ns,脉宽约70ns,高阻负载上电脉冲的峰值可达-40kv,重复率为50pulse/s时,峰值可达-51kv,单次工作时的峰值可达-60kv。该触发器主要由控制单元、高压供电单元与脉冲形成单元构成,脉冲形成单元采用了低电感电容对负载快放电的结构,建立开关为氢闸流管。实验发现,氢闸流管存在微导通状态,开关的通道电阻及维持的时间与开关极间的电势差有关;电势差越高,通道电阻越小,微导通状态维持的时间越长。此外,氢闸流管的导通性能受灯丝加热电源的影响明显,当加热电压较低时,氢闸流管导通缓慢,延时与抖动较大,当加热电压过高时,氢闸流管易于发生自击穿。

5-2电平触发的触发器

利用sqlserver2000数据库自身的触发器功能,设计了一种数据实时传输的方式,简化了网络通信模块的程序设计,提高了系统的可扩展性和可维护性。

数字电路触发器详解

采用当前成熟的两种抗单粒子翻转锁存器构成了主从d触发器,在d触发器加固设计中引入了时钟加固技术,对输出也采用了加固设计。仿真对比显示本设计的加固效果优于国内同类设计。

基于斯密特触发器精确波形变换特性实现对两路输入信号的波形转换与校正,利用stc5410单片机计算输出,设计一款简易数字相位计,完成对两路信号相位差的测量,具有测量精度高,成本低,外围电路简单等优点.

1 第九节门电路和触发器 电子电路通常分模拟电子电路和数字电子电路两大类。前面介绍的放大电路属于第 一类，电路中的工作信号是连续变化的电信号(模拟信号)。数字电路的基本工作信号是 二进制的数字信号，它在时间上和数值上是离散的，即不是连续渐变的，而且只有0和 1两个基本数字，反映在电路上就是低电平和高电平两种状态。因此在稳态时，电路中 的半导体器件都是工作在开、关状态。数字电路是由几种最基本的单元电路组成的。在 这些基本单元中，对元件的精度要求不高，只要在工作时能够可靠地区分0和1两种状 态就可以了。数字电路中研究的主要问题是输入信号的状态(0或1)和输出信号的状态 (0或1)之间的关系，即所谓逻辑关系，采用的数学工具是逻辑代数。 一、逻辑代数基础 在逻辑代数中变量具有二值性，即只有两个可能的取值“0”和“1”。 （一）基本的逻辑运算 逻辑代数的基本

容侵技术提供了系统在遭受攻击的情况下连续提供服务的能力。容侵系统的根本触发点在于根据监控到的服务器运行状态,提供不同策略的安全保护。借鉴网络安全问题与生物免疫系统的惊人相似性(两者都要在不断变化的环境中维持系统的稳定性),基于人工免疫思想,结合数据挖掘技术knn,设计了一个基于免疫分类算法的容侵系统触发器,详细描述了其设计思想、主要算法、工作原理和模块结构,并对其进行了仿真实验。相比现有ids主要通过监控已知的攻击方式和手段实现监控不同,此系统监控服务器自身性能,而与攻击方式无关。仿真结果表明,该触发器可以对其所在的服务器状态进行实时地、动态地监控,容侵系统可以根据该触发器所反应出的当前服务器状态,提供不同级别的服务和执行不同策略的安全保护,具有一定的实用价值。

介绍了atmel公司的t5557智能ic卡的特点,提出了一种以cypress公司cy21534控制器为核心的低功耗智能ic卡读卡器实现方案,详细介绍了该方案的硬件电路和软件流程,重点分析了设计中的关键问题。

全加器是算术运算的基本单元,提高一位全加器的性能是提高运算器性能的重要途径之一。首先提出多数决定逻辑非门的概念和电路设计,然后提出一种基于多数决定逻辑非门的全加器电路设计。该全加器仅由输入电容和cmos反向器组成,较少的管子、工作于极低电源电压、短路电流的消除是该全加器的三个主要特征。对这种新的全加器,用pspice进行了晶体管级模拟。结果显示,这种新的全加器能正确完成加法器的逻辑功能。

提出六值代数,建立五值电路三要素理论(信号,网络和负载理论),作为定量研究五值电路的数学工具。在此基础上,首先用δ展开法由五值门函数设计了五值门电路的元件级结构。接着由d触发器的特征方程设计了动态和静态五值d触发器的二种电路结构。计算机模拟验证了上述理论和依此理论设计的电路的正确性。

针对磁阻车辆检测器的功耗进行分析,采用优化休眠降耗法、降频降耗法两种低功耗方案,有效降低了检测器功率。

传统的分支目标缓冲器(btb)每个取指周期都要进行访问,由于程序中的分支指令只占总指令数的20%左右,使得大约80%的btb访问都是无效的.为此,利用程序控制流中分支指令间距固定的特性,提出一种对性能影响极小的btb跳跃访问算法.在btb中存储分支指令到运行路径中下一条分支指令的距离,btb命中后,根据相应的分支距离来关闭当前分支指令与下一条分支指令之间的btb访问,以有效地提高访问效率并降低动态功耗.该算法在嵌入式处理器中实现时只控制预测跳转分支指令的btb跳跃访问,减少了硬件资源的开销.在硬件模型上进行模拟和综合后的结果表明,在128分支项的btb中,采用文中算法可以降低72%的动态功耗,而性能损失仅为0.013%.

用传统时序逻辑电路设计方法,可实现利用d触发器对2n进制循环码产生电路的设计。但设计过程较繁琐,容易出错。针对上述问题提出了一种利用d触发器设计2n进制循环码产生电路的简单方法。

noc(network-on-chip)已经逐渐代替片上总线互连,成为片上系统的解决方案,然而迅速增长的功耗将阻碍noc的性能与发展.从noc的核心部件路由单元入手,在研究了二维mesh下片上网络路由单元的结构和门控时钟技术的基础上,对路由单元功耗最集中的输入端口采用了模块级门控时钟技术进行低功耗设计,通过利用软件判断控制门控使能信号来实现受控端口时钟的通断.在modelsimseplus6.0环境下进行路由单元功能仿真,并通过synopsys公司的designcompiler工具给出综合结果,路由单元工作频率200mhz,动态功耗51.0457mw,降低了11.38%.

电子工程科-同步JK触发器的原理与特点

mcml电路由于具有高速低摆幅、抗干扰能力强、在高频下比传统cmos电路功耗更低等优点,越来越受到广泛关注.通过分析二值mcml电路的设计方法,引入与参考电压进行比较的思路,设计了一种结构简单的新型高性能三值d型触发器.采用tsmc180nm工艺,使用hspice进行模拟.结果表明,所设计的触发器不仅具有正确的逻辑功能,工作频率达到10ghz,平均d-q延时和pdp也比传统cmos三值触发器有明显降低,且随着工作频率的上升,pdp不断下降,适合于高速和高工作频率的应用.

提出了一种用相变器件作为可擦写存储单元的具有掉电数据保持功能的触发器电路.该触发器由四部分组成:具有恢复掉电时数据的双置位端触发器dff、上电掉电监测置位电路(poweron/offreset)、相变存储单元的读写电路(readwrite)和reset/set信号产生电路,使之在掉电时能够保存数据,并在上电时完成数据恢复.基于0.13μmsmic标准cmos工艺,采用candence软件对触发器进行仿真,掉电速度达到0.15μs/v的情况下,上电时可以在30ns内恢复掉电时的数据状态.

传统施密特型压控振荡器存在输入电压下限值较高、最高振荡频率较低等缺点。针对这两个问题,文中介绍了一种具有新型充放电电路结构的施密特型压控振荡器,并在0.18μm工艺下对电路进行了仿真。结果表明,相对于传统施密特型压控振荡器,新型振荡器输入电压下限值有所下降,且最高振荡频率也有明显提升。

探讨了万能式断路器欠电压脱扣器在启动及工作状态时,采用双绕组线圈和恒流源电路等技术,降低待机状态保持线圈工作电流,来实现欠电压脱扣器在工作状态的低功耗设计。该电路设计方案具有高灵敏度、高可靠度及低功耗的特点。

通过对传统触发器结构和旁道攻击密码系统原理的研究,提出一种具有抗差分能量攻击性能的jk触发器设计方案。首先,根据双轨预充逻辑电路交替处于预充阶段与求值阶段的特点,结合触发器的特征方程,推导出具有抗差分能量攻击性能的jk触发器的状态方程;然后,根据场效应管宽长比对数据传输速率的影响,采用灵敏放大型逻辑,得到相应的触发器电路结构。hspice模拟验证表明,所设计电路具有正确的逻辑功能。与传统jk触发器比较,该结构具有显著的抗差分能量攻击性能。