氧化物TFT通常采用底栅交错结构，具体的制备工艺又可分为背沟道刻蚀工艺（BCE）和刻蚀阻挡层工艺（ESL）。其中，BCE工艺通过直接刻蚀源/漏导电薄膜图形化形成源/漏电极，研究发现不论采用干法刻蚀还是湿法刻蚀，源/漏直接图形化过程中的过刻蚀步骤将会对氧化物半导体有源层带来影响，进而造成器件特性变差。

而ESL工艺则通过在有源层之上淀积刻蚀阻挡层使得有源层不受源/漏图形化所带来的影响，因此易得到较好的器件特性。但是刻蚀阻挡层的淀积和图形化将增加器件制备工艺的复杂度，此外对准误差的考虑还使得ESL工艺制备的器件沟道长度无法很短，同时栅电极和源/漏电极之间较大的交叠量将引入较大的寄生电容因而限制器件在高速电路中的应用。

BCE工艺以其工艺更简单以及在scaling down方面的优势受到了较多的关注，但是如何优化源/漏刻蚀工艺以减小过刻蚀对器件特性带来的不利影响成为了其研究重点。此外，如何优化钝化层制备工艺以减小钝化层的淀积给器件带来的不利影响同样是关注点，例如采用PECVD生长二氧化硅钝化层时可能会在有源层中引入过量的氢导致器件无法获得正常关断特性等。

另一方面，为了进一步简化工艺同时减小寄生电容，顶栅自对准工艺作为氧化物TFT制备的另一种选择方案同样受到了关注 。2100433B