SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时,不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当/SD=0且/RD=1时，Q=1，Q非=0，触发器置1,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：

1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。 2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。

3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

Q(n+1)=D

1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足： tset≥2tpd。

2.保持时间：由图7.8.1可知，为实现边沿触发,应保证CP=1期间门G5的输出状态不变,不受D端状态变化的影响。为此，在D=0的情况下，当CP上升沿到达以后还要等门G3输出的低电平返回到门G5的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下，由于CP上升沿到达后G4的输出将G3封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。

3.传输延迟时间：由图7.8.3不难推算出，从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd 4.最高时钟频率：为保证由门G1～G4组成的同步RS触发器能可靠地翻转，CP高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立，CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和，即时钟信号低电平的宽度tWL≥tset+tpd，因此得到:

最后说明一点，在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。

z 在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 z 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。

以三位二进制异步加法计数器为例，如图8.4.1所示。该电路由3个上升沿触发的D触发器组成，具有以下特点:每个D触发器输入端接该触发器Q 端信号，因而Q n+1=Q n，即各D触发器均处于计数状态;计数脉冲加到最低位触发器的C端，每个触发器的Q 端信号接到相邻高位的C端。

假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图，它们分别如图8.4.2和图8.4.3所示。其中虚线是考虑触发器的传输延迟时间tpd后的波形。

由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增(加1)，输入第8个计数脉冲后，计数器又回到000状态。因此它是23进制加计数器，也称模八(M=8)加计数器。

从时序图可以清楚地看到Q0，Q1,Q2的周期分别是计数脉冲(CP)周期的2倍，4倍、8倍，也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。

需要说明的是，由图8.4.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n 位的二进制异步计数器来说，从一个计数脉冲(设为上升沿起作用)到来,到n 个触发器都翻转稳定,需要经历的最长时间是ntpd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲(上升沿)必须在ntpd 后到来，因此计数脉冲的最小周期Tmin=ntpd 。

用D触发器实现

电路连接图如图1:

时序图如图2:

寄存器的基本单元是 D触发器， 按照其用途分为基本寄存器和移位寄存器

基本寄存器(见图)是由 D触发器组成，在 CP 脉冲作用下，每个 D触发器能够寄存一位二进制码。在 D=0 时，寄存器储存为 0，在 D=1 时，寄存器储存为 1。

在低电平为 0、高电平为 1 时，需将信号源与 D 间连接一反相器，这样就可以完成对数据的储存。

需要强调的是，目前大型数字系统都是基于时钟运作的，其中寄存器一般是在时钟的边缘被触发的，基于电平触发的已较少使用。(通常说的CPU的频率就是指数字集成电路的时钟频率)

移位寄存器按照移位方向可以分为单向移位寄存器和双向移位寄存器

单向移位寄存器是由多个 D 触发器串接而成(见图) ,在串口 Di 输入需要储存的数据，触发器 FF0 就能够储存当前需要储存数据，在 CP 发出一次时钟控制脉冲时，串口 Di 同时输入第二个需要储存是的数据，而第一个数据则储存到触发器 FF1 中。

双向移位寄存器按图中方式排列，调换连接端顺序，可以控制寄存器向左移位，增加控制电路可以使寄存器右移，这样构成双向移位寄存器。