多个可逆计数单元可组成可逆计数器，由于外部接线的不同情况可按二进制或二→十进制工作；如选按二→十进制（Aiken）码工作时，需用两个可逆计数单元（ZU）组成十进制的一位，其中第1个可逆计数单元用于阿依根码（四位）计数的前二位，第2个可逆计数单元用于阿依根码计数的后二位，该计数器的组成接线如图所示。

图中P为 24V电源，N为-24V电源，M为地（0V）。

或非门（9）的输出端A₁、A₂，根据阿依根码的原则，分别接至各JK触发器的J、K输入端，如1可逆计数单元的A₁接至2可逆计数单元的触发器（3）的E₈（14）端，A₂接至本可逆计数单元内的触发器（6）的E₉（24）端；而2可逆计数单元的A₁接至本单元内触发器（3）的E₅（12）端，A₂接至1可逆计数单元的触发器（6）的E₁₂（22）端；其输入端E₂～E₄，按照阿依根代码加法计数或减法计数可分别选择接至两个可逆计数单元内的触发器（3，6）的输出端（9，7，29，21），其输入端E₁分别接至加法“0”总线（）或减法“0”总线（）。

在数字控制系统中，转速给定信号从图中的阿依根代码A、B、C、D端（12和24端）加入；如来自10°位的脉冲从输入端E₂（4）、E₃（5）加入，则输出端A₃（29）、A₄（21）得到10位的脉冲。

具有记忆输入脉冲个数作用的逻辑部件，称之为计数器。计数器的种类很多，按进位制可分为二进制、十进制、五进制、七进制等计数器；按计数器中触发器翻转的次序可分为异步式和同步式两种；按计数过程中数字的增、减可分为加法、减法、加减可逆计数器等。

在数字系统中，对脉冲的个数进行计数、以实现数字测量、运算和控制的数字部件，称为计数器。

计数器主要由触发器构成。若按触发器的翻转的次序来分类，可以把计数器分为同步式和异步式。在同步计数器中，当计数脉冲输入时所有触发器是同时翻转的；而在异步计数器中，各级触发器则不是同时翻转的。若按计数过程中计数器中数字的增减来分类，可以分为加法计数器，减法计数器和可逆计数器（亦称加减计数器）。加法计数器是随着计数脉冲的不断输入而递增计数的；减法计数器是随着计数脉冲的不断输入而递减计数的；可增可减的称可逆计数器 。

计数器是一种逻辑元件，在一事件发出时，可使所存储数据增加“1”或一个常数。从某种意义上说，计数器也是一个寄存器，它能“记住”送到其输入端的脉冲数目。计数器对计算机来说是很重要的，例如在控制器中要对程序中的指令地址进行计数，以便在执行完一条指令后，按新的地址转入下一条指令。计数器由一定数量的触发器和门电路组成，现在一般都采用集成电路 。

可逆计数器除了有复位端，还有两个计数端，一个为正计数端，一个为减计数端。

其工作情况是，初始状态，或复位端ON时，现值为0，不计数。复位端OFF，允许计数。正端从OFF到ON，正计数，计数现值加1；负端从OFF到ON，减计数，计数现值减1。

日常生产和科研中有时需要可逆计数器。例如，测量物体在水中的最终下沉深度。有时需要向上、向下反复测量几次才能完成。显然，此时的计数器应是可逆计数的。这种既能进行加法计数又能进行减法计数的计数器，称为可逆计数器 。

同步计数器是能累计或寄存输入脉冲个数且电路中各触发器状态更新是同步进行的一种时序逻辑电路。

同步计数器与异步计数器相比，除电路结构形式不同外，原理、功能、分类等基本相同。图1为由三个JK触发器组成的M=2³的三位二进制加法计数器。计数脉冲N同时加到各触发器时钟CP端，触发器状态更新同时进行。图2为同步三位二进制减法计数器，与图1不同之处是各触发器从Q端引到下一位的JK端。减法计数器状态图如图3所示。

特点：①各触发器状态更新同时进行；②触发器状态由前级的现态决定后级的次态；③比异步计数器电路结构复杂，需要门电路配合，但计数工作速度较异步快；④电路进位方式有串行和并行两种形式，并行进位方式可进一步提高计数工作速度 。

1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。

2、如果按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。

1.一种低温漂旋转变压器信号-数字转换器，其特征在于：它由正余弦乘法器、误差放大器、相敏解调及鉴相器、压控振荡器、12位可逆计数器、锁存器、增量编码解码器和串行接口组成；它采用线性兼容CMOS工艺；它采用温度补偿的自举镜像电流基准源，实现与电源电压无关且300K附近温漂接近零的基准电流输出；输入的旋转变压器模拟信号θ经正余弦乘法器时与12位可逆计数器的数字信号φ进行比较，转化为误差电压信号Verror；误差电压信号Verror经误差放大器放大后输入相敏解调及鉴相器，外部参考电压信号REF经相敏解调采样后与误差电压信号鉴相比较，产生速度电压信号VEL，速度电压信号VEL控制压控振荡器输出计数时钟脉冲信号CLK与加减计数信号U/D，使得12位可逆计数器计数，当模拟信号θ与数字信号φ相等时，12位可逆计数器停止计数，数字信号φ经增量编码解码器输出，或者经锁存器与串行接口输出，实现模拟信号到数字信号的转换。

2.根据权利要求1所述的低温漂旋转变压器信号-数字转换器，其特征在于：所述的正余弦乘法器由高五位粗精度分段选择电路、低七位高精度线性分段电路和开关控制及解码器组成；所述的高五位粗精度分段选择电路采用开关-线性组合电路，将角度变化量0°-360°分解到0°-11.25°；低七位高精度线性分段电路采用R-2R型D/A转换器；旋转变压器模拟信号θ经高五位粗精度分段选择电路输出二路比较信号Vo1、Vo2，再经低七位高精度线性分段电路产生误差电压信号Verror输出至误差放大器；开关控制及解码器将输入的数字信号φ转化为开关信号K1-12，以控制高五位粗精度分段选择电路、低七位高精度线性分段电路的选择输出。

3.根据权利要求1或2所述的低温漂旋转变压器信号-数字转换器，其特征在于：所述的相敏解调及鉴相器由相敏解调器、鉴相器和反馈电路组成；所述的相敏解调器由施密特触发器与积分电路组成，实现不同频率下外部参考电压信号REF与误差电压信号Verror的动态延时采样；所述的鉴相器由CMOS开关与高精度BiCMOS运放组成。

4.根据权利要求1或2所述的低温漂旋转变压器信号-数字转换器，其特征在于，所述的相敏解调及鉴相器上设有向外输出速度电压信号VEL的输出引脚。

5.根据权利要求1或2所述的低温漂旋转变压器信号-数字转换器，其特征在于，所述的压控振荡器上设有向外输出计数时钟脉冲信号CLK与/或加减计数信号DIR的输出引脚。

实施例1

参照图1-2。一种低温漂旋转变压器信号-数字转换器，它由正余弦乘法器、误差放大器、相敏解调及鉴相器、压控振荡器、12位可逆计数器、锁存器、增量编码解码器和串行接口组成；它采用线性兼容CMOS工艺；它采用温度补偿的自举镜像电流基准源，实现与电源电压无关且300K附近温漂接近零的基准电流输出；输入的旋转变压器模拟信号θ经正余弦乘法器时与12位可逆计数器的数字信号φ进行比较，转化为误差电压信号Verror；误差电压信号Verror经误差放大器放大后输入相敏解调及鉴相器，外部参考电压信号REF经相敏解调采样后与误差电压信号鉴相比较，产生速度电压信号VEL，速度电压信号VEL控制压控振荡器输出计数时钟脉冲信号CLK与加减计数信号U/D，使得12位可逆计数器计数，当模拟信号θ与数字信号φ相等时，12位可逆计数器停止计数，数字信号φ经增量编码解码器输出，或者经锁存器与串行接口输出，实现模拟信号到数字信号的转换。

实施例2

参照图1-5。实施例1所述的低温漂旋转变压器信号-数字转换器中，所述的正余弦乘法器由高五位粗精度分段选择电路、低七位高精度线性分段电路和开关控制及解码器组成；所述的高五位粗精度分段选择电路采用开关-线性组合电路，将角度变化量0°-360°分解到0°-11.25°；低七位高精度线性分段电路采用R-2R型D/A转换器；旋转变压器模拟信号θ经高五位粗精度分段选择电路输出二路比较信号Vo1、Vo2，再经低七位高精度线性分段电路产生误差电压信号Verror输出至误差放大器；开关控制及解码器将输入的数字信号φ转化为开关信号K1-12，以控制高五位粗精度分段选择电路、低七位高精度线性分段电路的选择输出。

实施例3

参照图1-5。实施例1或2所述的低温漂旋转变压器信号-数字转换器中，所述的相敏解调及鉴相器由相敏解调器、鉴相器和反馈电路组成；所述的相敏解调器由施密特触发器与积分电路组成，实现不同频率下外部参考电压信号REF与误差电压信号Verror的动态延时采样；所述的鉴相器由CMOS开关与高精度BiCMOS运放组成。

实施例4

参照图1-5。实施例1或2或3所述的低温漂旋转变压器信号-数字转换器中，所述的相敏解调及鉴相器上设有向外输出速度电压信号VEL的输出引脚。

实施例5

参照图1-5。实施例1或2或3或4所述的低温漂旋转变压器信号-数字转换器中，所述的压控振荡器上设有向外输出计数时钟脉冲信号CLK与/或加减计数信号DIR的输出引脚。