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锁相环技术原理及FPGA实现

《锁相环技术原理及FPGA实现》是2016年电子工业出版社出版的图书，作者是杜勇。

锁相环技术原理及FPGA实现基本信息

书名锁相环技术原理及FPGA实现
作者杜勇
出版社电子工业出版社
出版时间2016年05月
页数292 页
开本16 开
ISBN9787121287381

锁相环技术原理及FPGA实现目录

第1章设计环境及开发平台介绍 1 1.1 FPGA基础知识 2 1.1.1 基本概念及发展历程 2 1.1.2 FPGA的结构和工作原理 4 1.1.3 FPGA在数字信号处理中的应用 12 1.2 Altera器件简介 12 1.3 Verilog HDL语言简介 15 1.3.1 HDL语言简介 15 1.3.2 Verilog HDL语言特点 16 1.3.3 Verilog HDL程序结构 17 1.4 Quartus II开发套件 18 1.4.1 Quartus II开发套件简介 18 1.4.2 Quartus II软件的用户界面 19 1.5 ModelSim仿真软件 22 1.6 MATLAB软件 24 1.6.1 MATLAB软件介绍 24 1.6.2 MATLAB工作界面 24 1.6.3 MATLAB的特点及优势 25 1.6.4 MATLAB与Quartus的数据交互 27 1.7 SystemView软件 28 1.7.1 SystemView简介 28 1.7.2 SystemView工作界面 29 1.8 小结—欲善其事先利其器 32 第2章 FPGA数字信号处理基础 33 2.1 FPGA中数的表示 34 2.1.1 莱布尼兹与二进制 34 2.1.2 定点数表示 35 2.1.3 浮点数表示 36 2.2 FPGA中数的运算 40 2.2.1 加/减法运算 40 2.2.2 乘法运算 43 2.2.3 除法运算 44 2.2.4 有效数据位的计算 44 2.3 有限字长效应 47 2.3.1 字长效应的产生因素 47 2.3.2 A/D转换的字长效应 48 2.3.3 系统运算中的字长效应 49 2.4 FPGA中的常用处理模块 51 2.4.1 加法器模块 51 2.4.2 乘法器模块 53 2.4.3 除法器模块 56 2.4.4 浮点运算模块 57 2.5 小结—四个过桥人 59 第3章锁相环为什么能够跟踪相位 61 3.1 锁相环的组成 62 3.1.1 关注信号的相位分量 62 3.1.2 VCO是一个积分器件 63 3.1.3 正弦鉴相器还是余弦鉴相器 65 3.1.4 环路滤波器的作用 68 3.2 从负反馈电路理解锁相环 69 3.2.1 反馈电路的概念 69 3.2.2 负反馈电路的控制作用 70 3.2.3 锁相环与基本负反馈电路的区别 71 3.2.4 分析锁相环的工作状态 72 3.3 最简单的锁相环 73 3.3.1 一阶锁相环的SystemView模型 73 3.3.2 确定VCO输出的同相支路 74 3.4 锁相环的基本性能参数 77 3.4.1 捕获及跟踪过程 77 3.4.2 环路的基本性能要求 78 3.5 分析一阶环的基本参数 79 3.5.1 数学方法求解一阶环 79 3.5.2 图解法分析一阶环工作过程 81 3.5.3 工程设计与理论分析的差异 82 3.5.4 遗忘的参数——鉴相滤波器截止频率 85 3.6 小结——千条路与磨豆腐 87 第4章一阶锁相环的FPGA实现 89 4.1 一阶环的数字化模型 90 4.1.1 工程实例需求 90 4.1.2 数字鉴相器 91 4.1.3 数控振荡器 92 4.1.4 计算环路增益 94 4.2 数字鉴相滤波器设计 95 4.2.1 FIR与IIR滤波器 95 4.2.2 MATLAB滤波器函数 97 4.2.3 FIR滤波器的MATLAB设计 100 4.2.4 量化滤波器系数 102 4.3 Verilog HDL代码风格 105 4.3.1 文件接口声明 105 4.3.2 变量的命名方式 106 4.3.3 模块对齐方式 106 4.3.4 阻塞赋值和非阻塞赋值 107 4.3.5 注释语句 107 4.4 一阶环的Verilog HDL设计 108 4.4.1 新建FPGA工程 108 4.4.2 数字乘法器设计 110 4.4.3 低通滤波器设计 112 4.4.4 数控振荡器设计 115 4.4.5 顶层文件设计 115 4.5 一阶环的ModelSim仿真测试 119 4.5.1 MATLAB生成测试数据 119 4.5.2 编写测试激励文件 120 4.5.3 环路为什么不能锁定 122 4.5.4 继续仿真分析环路性能 125 4.6 小结—科学的方法 127 第5章从线性方程到环路模型 129 5.1 线性时不变系统 130 5.1.1 线性系统的概念 130 5.1.2 时不变系统的概念 132 5.1.3 为什么研究线性时不变系统 132 5.2 信号的线性分解 133 5.2.1 信号的常用分解方法 133 5.2.2 分析的化身—欧拉 135 5.2.3 “e”是一个函数的极限 137 5.2.4 泰勒、麦克劳林与牛顿 139 5.2.5 上帝创造的公式—欧拉公式 141 5.3 从傅里叶级数到Z变换 142 5.3.1 温室效应的发现者—傅里叶 142 5.3.2 傅里叶级数是一篇美妙的乐章 143 5.3.3 负频率信号是什么信号？ 147 5.3.4 傅氏变换与拉氏变换 151 5.3.5 Z变换—离散时间系统分析工具 153 5.3.6 如何判断系统是否稳定 156 5.4 锁相环路的模型 158 5.5 小结—乔布斯的演讲 160 第6章环路滤波器决定锁相环特性 163 6.1 最简单的环路滤波器—RC滤波器 164 6.1.1 RC低通滤波器的频率特性 164 6.1.2 二阶环路的传输函数 166 6.2 回顾二阶线性电路 167 6.2.1 二阶线性电路与锁相环 167 6.2.2 固有振荡频率与阻尼系数 168 6.2.3 单位阶跃信号的响应分析 169 6.3 RC滤波器二阶环的SystemView仿真 172 6.3.1 RC滤波器锁相环路模型 172 6.3.2 锁定状态与阻尼系数的仿真 174 6.4 反馈环路的稳定性分析 177 6.4.1 系统稳定与锁相环稳定的关系 177 6.4.2 频率特性与环路的稳定性关系 177 6.4.3 伯德图分析方法 179 6.4.4 伯德图分析RC二阶环路的稳定性 180 6.4.5 二阶环路的相位滞后是如何产生的 181 6.4.6 鉴相滤波器的影响 182 6.5 无源比例积分滤波器 184 6.5.1 频率特性 184 6.5.2 环路的传输函数 185 6.5.3 环路稳定性分析及参数设计 186 6.5.4 环路的SystemView仿真 188 6.6 有源比例积分滤波器 189 6.6.1 频率特性 189 6.6.2 环路的传输函数 191 6.6.3 环路稳定性分析及参数设计 193 6.6.4 环路的SystemView仿真 194 6.6.5 为什么稳态相差可以为零 196 6.7 小结—世界上最容易的事 198 第7章二阶环的FPGA实现 199 7.1 依据模拟环设计数字环 200 7.1.1 从模拟到数字——双线性变换 200 7.1.2 环路滤波器的数字化 202 7.1.3 理想二阶环的参数设计 203 7.1.4 理想二阶环的Verilog HDL设计 205 7.2 FPGA实现后的仿真测试 208 7.2.1 环路增益对锁定性能的影响 208 7.2.2 频差对锁定性能的影响 210 7.2.3 环路捕获范围测试 211 7.3 理想二阶环的数字化 213 7.3.1 NCO的数字化模型 213 7.3.2 环路的数字化模型 214 7.4 模拟与数字环路的关联 215 7.4.1 确定环路滤波器系数 215 7.4.2 增益与环路滤波器系数的关系 216 7.4.3 两种系数计算方法比较 216 7.5 小结—芝诺与庄子的哲学 217 第8章锁相环的性能分析 219 8.1 捕获性能 220 8.1.1 捕获过程 220 8.1.2 捕获带与捕获时间 221 8.1.3 辅助捕获方法 222 8.2 跟踪性能 224 8.2.1 环路的稳态相差 224 8.2.2 环路的频率特性 225 8.2.3 调制跟踪与载波跟踪 228 8.2.4 两种跟踪方式的SystemView仿真 229 8.3 噪声性能 237 8.3.1 噪声情况下的环路模型 237 8.3.2 输出相位噪声方差 240 8.3.3 环路噪声带宽 241 8.3.4 环路信噪比 242 8.4 理想二阶环设计公式 244 8.5 小结—兴趣是最好的老师 245 第9章锁相环解调PSK信号的FPGA实现 247 9.1 PSK调制解调原理 248 9.1.1 PSK调制原理及信号特征 248 9.1.2 PSK信号的MATLAB仿真 249 9.1.3 锁相环解调PSK原理 252 9.2 锁相环路解调参数设计 254 9.2.1 总体性能参数设计 254 9.2.2 下变频乘法器设计 256 9.2.3 下变频低通滤波器设计 257 9.2.4 鉴相乘法器设计 259 9.2.5 数控振荡器设计 260 9.2.6 环路滤波器设计 261 9.3 锁相解调环的Verilog设计 262 9.3.1 顶层文件的Verilog设计 262 9.3.2 鉴相器的Verilog设计 264 9.3.3 环路滤波器的Verilog设计 265 9.4 锁相解调环的仿真测试 266 9.4.1 环路捕获范围测试 266 9.4.2 NCO更新周期对环路增益的影响 267 9.5 小结—渔王的儿子 272 参考文献 274 2100433B

锁相环技术原理及FPGA实现造价信息

市场价
信息价
询价

PBI高频头（单极化数字宽带锁相环）

规格型号：
规格型号：PLC-900-Ku
价格行情：
材料单位：
只
材料品牌：
PBI
材料税率：
13%
供应商：
大连市海星海科技服务中心
报价时间：
2022-12-08

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PBI高频头（单极化数字宽带带锁相环）

规格型号：
规格型号：PLC-900-C
价格行情：
材料单位：
只
材料品牌：
PBI
材料税率：
13%
供应商：
大连市海星海科技服务中心
报价时间：
2022-12-08

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嘉州Cal150345-Ku高频头（本振11.30GHz）（+-25kHz锁相环）

规格型号：
规格型号：Cal150345-Ku
价格行情：
材料单位：
只
材料品牌：
嘉州
材料税率：
13%
供应商：
大连市海星海科技服务中心
报价时间：
2022-12-08

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诺赛特Norsat1108HB-Ku高频头(本振11.3GHz)（+-10kHz锁相环）

规格型号：
规格型号：Norsat1108HB-Ku
价格行情：
材料单位：
只
材料品牌：
诺赛特
材料税率：
13%
供应商：
大连市海星海科技服务中心
报价时间：
2022-12-08

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诺赛特Norsat10508LB-Ku高频头(本振11.3GHz)（+-50kHz锁相环）

规格型号：
规格型号：Norsat10508LB-Ku
价格行情：
材料单位：
只
材料品牌：
诺赛特
材料税率：
13%
供应商：
大连市海星海科技服务中心
报价时间：
2022-12-08

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锁口管顶升机

规格型号：
价格行情：
材料单位：
台班
材料税率：
地区时间：
汕头市2012年2季度信息价
所属行业：
建筑工程
备注说明：

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锁口管顶升机

规格型号：
价格行情：
材料单位：
台班
材料税率：
地区时间：
汕头市2011年3季度信息价
所属行业：
建筑工程
备注说明：

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锁口管顶升机

规格型号：
价格行情：
材料单位：
台班
材料税率：
地区时间：
广州市2010年4季度信息价
所属行业：
建筑工程
备注说明：

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锁口管顶升机

规格型号：
价格行情：
材料单位：
台班
材料税率：
地区时间：
汕头市2010年2季度信息价
所属行业：
建筑工程
备注说明：

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锁口管顶升机

规格型号：
价格行情：
材料单位：
台班
材料税率：
地区时间：
广州市2010年1季度信息价
所属行业：
建筑工程
备注说明：

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软件实现

规格型号：
火灾自动报警系统开发软件(针对具体设备在区域火灾报警器上实现)
需求量：
100台
报价数：
1
材料品牌：
诺帝菲尔安舍江森
材料档次：
中高档
费用说明：
含税费 | 含运费
询价时间：
2019-09-16

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Ku波段锁相低噪声放大器

规格型号：
HS1057BF PLL LNB,本振频率:11.3GHz,频率稳定度±5KHz
需求量：
1台
报价数：
1
材料品牌：
材料档次：
费用说明：
不含税费 | 不含运费
询价时间：
2015-09-07

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Ku波段锁相低噪声放大器

规格型号：
HS1057BF PLL LNB,本振频率:11.3GHz,频率稳定度±5KHz
需求量：
1台
报价数：
1
材料品牌：
中网卫通
材料档次：
费用说明：
不含税费 | 不含运费
询价时间：
2015-09-11

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电梯多方通话及监控原理系统(作为整体报价)

规格型号：
电梯多方通话及监控原理系统(作为整体报价)
需求量：
1个
报价数：
3
材料品牌：
材料档次：
中档
费用说明：
不含税费 | 含运费
询价时间：
2022-09-19

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数学原理组

规格型号：
制作原型转盘,转盘内按照数学定理设计不同形状液体容器和管道,观众旋转转盘,通过观察其中定量液体形态及珠子走向形态等变化,了解勾股定理、圆锥与圆柱以及概率的数学原理
需求量：
1项
报价数：
1
材料品牌：
材料档次：
中高档
费用说明：
含税费 | 含运费
询价时间：
2022-10-24

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锁相环技术原理及FPGA实现内容简介

本书从工程应用的角度详细阐述锁相环技术的工作原理，利用MATLAB及System View仿真工具软件讨论典型电路的工作过程。以Altera公司的FPGA为开发平台，以Verilog HDL语言为开发工具，详细阐述锁相环技术的FPGA实现原理、结构、方法，以及仿真测试过程和具体技术细节，主要包括设计平台及开发环境介绍、锁相环跟踪相位的原理、FPGA实现数字信号处理基础、锁相环路模型、一阶环路的FPGA实现、环路滤波器与锁相环特性、二阶环路的FPGA实现、锁相环路性能分析、锁相测速测距的FPGA实现。

锁相环技术原理及FPGA实现常见问题

锁相环锁定频率和相位是怎样的一个过程 1，看图中，当△w为0时，鉴相器才会有直流输出，但锁相环没有

反馈控制
vpn技术原理有哪些

VPN功能说简单一点，就是使用VPN技术在互联网上搭建一条供自己专用的网络通道，通过对传输的数据进行加密和解密，就像当是在互联网上建立了一条自己专用的隧道一样。 &nb...
rtk 测量技术原理

RTK（Real Time Kinematic）实时动态测量技术，是以载波相位观测为根据的实时差分GPS（RTDGPS）技术，它是测量技术发展里程中的一个突破，它由基准站接收机、数据链、流动站接收机...

锁相环技术原理及FPGA实现文献

单相电力锁相环技术综述

单相电力锁相环技术综述

单相电力锁相环技术综述

格式：pdf

大小：926KB

页数： 4页

锁相同步技术是保障并网装置正常运行的一个重要因素,本文综述了当前主要的单相锁相环系统及其控制。结合三相锁相环的控制方法,对几种常见的鉴相器改进方案,如虚拟乘法器鉴相、微分法构造虚拟两相鉴相及FIR构造虚拟两相鉴相法,进行了理论分析、MATLAB建模、仿真分析,并基于DSP实验平台进行了实验验证。

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基于DSP锁相环的电动阀控制

基于DSP锁相环的电动阀控制

基于DSP锁相环的电动阀控制

格式：pdf

大小：926KB

页数： 5页

针对石油化工野外生产中广泛使用的直流电动阀设计控制系统。采用光电编码器检测电机的角速度和位移,利用数字信号处理器(DSP)构成数字锁相环(DSPLL),产生控制逻辑,调节PWM开关频率和占空比,改变电动机输入电压和电流,实现电动阀门开闭控制。系统能够根据阀门开闭位置、转速快慢、转矩大小,自动调节转速快慢和电机拖动转矩,确保电机转速、转矩最佳匹配。用ZY8024-200电机进行试验,结果证明控制系统响应速度快,精度高,系统谐波和文波幅度小;在转矩不断变化时,自动适应转矩变化,实现了直流电机保护功能。基于DSP锁相环的电动阀控制方案,特别适合于石油化工生产中野外直流供电的电动阀控制。

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小数分频锁相环成器实现

S 频段频率合成器要求直接输出微波信号 , 同时具备宽频带、小步进和低相噪的特点。要实现这一目标 , 可供选择的方案有很多种 , 比如 DDS +PLL +正交调制、单一锁相环、多级锁相环等频率合成方法 ,考虑到成本等因素 ,选择单片集成锁相环方案。从上述分析可以看出 ,单一整数锁相环无法实现微波频率下小步进的频率合成 , 故选择基于小数分频单片集成锁相环合成方案 , 最终采用锁相环频率合成器件 LM X2541LQ2380E 。 1 LMX2541 器件介绍LMX2541 是一款超低噪声锁相频率合成器 ,它内部集成了高性能 ∑-Δ小数锁相环和压控振荡器。与其他通用频率合成芯片相比 , 它具有以下几个特点 : ①外围电路简单 , 电路体积非常小 ,功耗极低 ,它将前置分频器、环路滤波器、VCO 和电荷泵都集成在芯片内 ,只需增加少量外围元件即可完成频率合成功能 ,电路结构得以简化 , 在3 . 3 V 电压供电时 ,全芯片工作峰值电流仅为 204 m A ; ②由于该芯片已将锁相环、环路滤波器和 VCO 全部集成在一起 ,因此电路的实现难度大大降低 ,只需对寄存器写入正确的数据即可, 电路易于调试 ; ③LM X2541 具有较宽的频率覆盖范围 1 990 ~ 4 000 M H z ,它分为很多频段 , 每个频段对应一种型号的 LMX2541 ;④LMX2541 提供了灵活的编程空间 , 在 LM X2541中已经内置了二阶 RC 低通滤波器 , 可以满足一般要求 ,用户可以根据需要定义更高阶数的 RC 低通滤波器的参数来获得更高质量的信号 ; ⑤在LM X2541 中还定义了抖动控制的寄存器 , 可以选择强抖动、弱抖动和不抖动 3 种工作模式 ,可以有效地改善信号的相位噪声特性并抑制杂散。 2 频率合成器硬件结构频率合成器硬件结构包括 : 锁相环模块、微控制器、低噪声电源等主要部分组成。锁相环模块由LM X2541和环路滤波器组成。 锁相环模块是频率合成的核心部分 ,内部配置了 100 M H z 的压控晶体振荡器 VCXO ,也可以从外部输入更精准的参考源信号。微控制器实现人机接口 , 接收外部输入的信号频率、幅度等参数 , 针对LM X2541 器件进行频率合成优化计算 , 产生频率、幅度控制字 , 并将控制字通过 M icrowire 总线写入LM X2541 内部寄存器。低噪声电源产生 LM X2541所需的 +3 . 3 V 直流电压。 3 环路滤波器参数设计采用 Natio n ClockDesign Too l( NCDT )时钟设计工具软件对频率合成器进行设计优化 , 由于选用的 LM X2541 是全锁相环器件 ,因此优化设计主要工作是环路滤波器的参数选取。 S 频段频率合成器输出频率范围设定为 2 200 ~2 300 MH z , 频率分辨率为 10 kH z ,通过 NCDT 软件优化分析 ,采用 4 阶 RC 滤波器作为环路低通滤波器。 4 环路杂散抑制技术 小数 N 分频锁相环杂散主要由分频控制电路产生 ,分频控制电路形成有规律的控制信号 ,同时也就产生了有规律的杂散 ,小数 N 分频锁相环第一杂散位置出现在 f PD /Fden 。由于小数分频锁相环杂散形成的规律性 ,因此可以通过打破这一规律来抑制杂散的形成。 LM X2541 内部通过 ∑-Δ 调制技术和分频控制抖动相结合来抑制小数分频所产生的杂散。 1) 传统小数分频控制范围为 N IN T ~ N INT +1 ,有 2 个分频控制字 ,等效于一阶 ∑-Δ 调制 ; 二阶 ∑-Δ调制控制范围为 N IN T -1 ~ N IN T +2 , 有 4 个分频控制字 ; 三阶 ∑-Δ 调制控制范围为 N INT -3 ~N IN T +4 , 有 8 个分频控制字 ; 四阶 ∑-Δ 调制控制范围为 N IN T -7 ~ N IN T +8 , 有 16 个控制字。 ∑-Δ调制技术相当于将杂散频带展宽。 2) 分频控制抖动技术是改变传统分频的控制规律 ,将分频控制字作随机化处理 ,这一处理相当于将原先集中的杂散频率附近的功率平均分布到展宽后的频率范围内 ,因而可以明显降低杂散电平。微控制器对 LM X2541 寄存器编程设置 ∑-Δ调制的阶数和抖动控制 , 可以实现对输出信号的杂散抑制。 5 频率合成器相位噪声测试微控制器根据输出频率、幅度、滤波器和环路控制等其他参数,计算得出 LM X2541 寄存器控制字，通过 I/O 口模拟 Microw ire 总线读写时序将控制字写入 LMX2541 内部寄存器 ,用 H P8563E 频谱分析仪测试频率合成器输出信号。频率合成器的相位测试结果表明 , 基于LM X2541 的 S 频段频率合成器输出信号表现出良好的相位噪声特性。

FPGA芯片架构设计与实现目录信息

第1 章 FPGA 架构总体设计 ········································································· 1 1.1 FPGA 芯片研制流程·········································································· 1 1.2 FPGA 架构设计流程·········································································· 7 1.3 FPGA 规模和资源划分 ····································································· 17 1.4 FPGA 中功能模块划分 ····································································· 20 本章参考文献 ······················································································ 26 第2 章 FPGA 中时钟网络 ·········································································· 30 2.1 简介 ···························································································· 30 2.2 FPGA CDN 建模 ············································································· 33 2.3 时钟网络设计方法 ·········································································· 43 2.4 时钟网络的灵活性 ·········································································· 48 2.5 路由级联 ······················································································ 51 2.6 仿真实验 ······················································································ 55 2.7 时钟网络热学建模 ·········································································· 61 2.8 仿真实验 ······················································································ 62 本章参考文献 ······················································································ 66 第3 章 FPGA 中电源/地线网络和漏电流 ······················································· 68 3.1 电源/地线网络 ··············································································· 68 3.2 IR-DROP 分析与优化 ········································································ 71 3.3 漏电流组成 ··················································································· 73 3.4 降低漏电流的方法 ·········································································· 74 3.5 基于VIA 分布的IR-DROP 分析 ··························································· 77 3.6 仿真实验 ······················································································ 81 3.7 不均匀测试点的IR-DROP 求解 ··························································· 87 3.8 FPGA 电源网络IR-DROP 分析 ···························································· 89 本章参考文献 ······················································································ 94 第4 章 FPGA 中可编程逻辑单元 ································································· 98 4.1 基于多路选择器的逻辑单元 ······························································ 98 4.2 基于四输入LUT 的可编程逻辑单元的设计 ·········································· 102 4.3 LUT 的模型与实现 ········································································ 103 4.4 LUT 的输入数目K 的确定 ······························································· 106 4.5 进位逻辑 ····················································································· 109 4.6 基于查找表结构的FPGA 的不足 ······················································· 115 4.7 AIC 结构逻辑簇 ············································································ 117 4.8 基于AIC 结构FPGA 的逻辑簇 ························································· 120 4.9 面向AIC 的映射工具及结构评估平台 ················································ 124 4.10 结构特征匹配的AIC 簇互连优化 ···················································· 125 4.11 仿真分析和比较 ·········································································· 131 本章参考文献 ····················································································· 133 第5 章 FPGA 中可编程I/O 模块 ································································· 136 5.1 可编程I/O 系统结构 ······································································ 136 5.2 IOE 中的可编程输入缓冲器设计 ······················································· 138 5.3 IOE 中的可编程输出缓冲器设计 ······················································· 144 5.4 可编程I/O 的后端版图设计······························································ 156 5.5 高可靠I/O 模块的后端版图与测试 ····················································· 166 5.6 可编程I/O 的供电策略 ··································································· 172 5.7 全芯片IO 的ESD 技术 ··································································· 173 本章参考文献 ····················································································· 179 第6 章 FPGA 中DDR 存储器接口 ······························································ 182 6.1 DDR SDRAM 芯片的工作原理 ·························································· 182 6.2 FPGA 芯片中DDR 存储器接口系统设计 ············································· 184 6.3 DDR 存储器接口控制器的设计和验证 ················································ 191 6.4 延时锁相技术 ··············································································· 194 6.5 延时锁定环电路的分析与对比 ·························································· 196 6.6 数字延时锁定环电路的性能分析与优化 ·············································· 201 6.7 延时锁定环线性模型与稳定性分析 ···················································· 205 本章参考文献 ····················································································· 209 第7 章 FPGA 中数字延时锁定环 ································································ 213 7.1 实现相移的全数字延迟锁定环 ·························································· 213 7.2 数字控制延时链 ············································································ 215 7.3 时间数字转换器 ············································································ 220 7.4 双向移位计数器 ············································································ 221 7.5 鉴相器与锁定逻辑 ········································································· 222 7.6 延迟锁定环的版图设计 ··································································· 224 7.7 延迟锁定环环路的仿真 ··································································· 224 7.8 芯片的物理实现与测试平台 ····························································· 225 7.9 DDR 接口的数据通路的测试验证 ······················································ 227 7.10 数字延时锁定环的测试 ································································· 229 7.11 数字占空比矫正电路的测试 ···························································· 232 本章参考文献 ····················································································· 234 第8 章 FPGA 中连线连接盒 ······································································ 236 8.1 引言 ··························································································· 236 8.2 问题分析 ····················································································· 237 8.3 利用模拟退火算法优化CB 拓扑结构 ·················································· 241 8.4 实验及结果分析 ············································································ 246 8.5 连线开关盒的电路结构设计方法 ······················································· 251 本章参考文献 ····················································································· 259 第9 章 FPGA 中互连线段长度分布 ····························································· 261 9.1 所提优化方法的基本思路 ································································ 261 9.2 以面积延时积最小为目标的优化 ······················································· 265 9.3 针对所提优化方法的讨论 ································································ 268 9.4 设计实验 ····················································································· 269 9.5 FPGA 芯片的设计实现 ···································································· 270 9.6 芯片的测试准备 ············································································ 272 本章参考文献 ····················································································· 275 第10 章 FPGA 中的配置模块 ···································································· 277 10.1 配置系统的基本组成及特点 ···························································· 277 10.2 配置系统的功能需求 ···································································· 279 10.3 配置系统的硬件结构分析 ······························································ 281 10.4 配置码流协议的结构及其对配置系统的影响 ······································· 286 10.5 配置系统总体框架 ······································································· 292 10.6 配置码流协议的设计 ···································································· 297 10.7 配置系统的电路设计与实现 ···························································· 300 10.8 配置系统采用的验证工具与方法 ······················································ 305 10.9 配置系统的验证方案与功能点的抽取 ················································ 310 10.10 配置系统功能验证平台的设计 ······················································· 312 10.11 配置系统验证结果 ······································································ 319 本章参考文献 ····················································································· 324

数字滤波器的MATLAB与FPGA实现——Altera/Verilog版作者简介

杜勇，四川省广安市人，高级工程师。1999年于湖南大学获电子工程专业学士学位，2005年于国防科技大学获信息与通信工程专业硕士学位。主要从事数字信号处理、无线通信以及FPGA应用技术研究。发表学术论文十余篇，出版《数字滤波器的MATLAB与FPGA实现（第2版）》、《数字通信同步技术的MATLAB与FPGA实现》、《数字调制解调技术的MATLAB与FPGA实现》等多部著作。

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