推挽电路适用于低电压高电流的场合，广泛应用于功放电路和开关电源中。

优点是：

结构简单，开关变压器磁芯利用率高，推挽电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小。

缺点是：

变压器带有中心抽头，而且开关管的承受电压较高；由于变压器原边漏感的存在，功率开关管关断的瞬间，漏源极会产生较大的电压尖峰，另外输入电流的纹波较大，因而输入滤波器的体积较大。2100433B

如果输出级的有两个三极管，始终处于一个导通、一个截止的状态，也就是两个三极管推挽相连，这样的电路结构称为推拉式电路或图腾柱（Totem-pole）输出电路。

当输出低电平时，也就是下级负载门输入低电平时，输出端的电流将是下级门灌入T4；当输出高电平时，也就是下级负载门输入高电平时，输出端的电流将是下级门从本级电源经 T3、D1 拉出。这样一来，输出高低电平时，T3 一路和 T4 一路将交替工作，从而减低了功耗，提高了每个管的承受能力。又由于不论走哪一路，管子导通电阻都很小，使 RC 常数很小，转变速度很快。

因此，推拉式输出级既提高电路的负载能力，又提高开关速度。　推挽结构一般是指两个三极管分别受两互补信号的控制，总是在一个三极管导通的时候另一个截止。要实现线与需要用 OC（open collector）门电路。

电压和电流

在图1（b）中的（1）所示的是图1（a）中功率变压器Tr1的中心抽头的波形，这种波形是因为电流反馈电感Lcf的存在及一个经过全波整流后的正弦波在过零点时会降到零。因为Lcf的直流电阻可以忽略不计，所以加在上面的直流电压几乎为零，在Lcf输出端的电压几乎等于输人端的电压，即Udc。同时因为一个全波整流后的正弦波的平均幅值等于Uac=Udc=（2/π）Up，则中心抽头的电压峰值为Up=（π/2）Udc。由于中心抽头的电压峰值出现于开关管导通时间的中点，其大小为（π/2）Udc，因此另一个晶体管处于关断状态时承受的电压为πUdc。

假设正常的交流输入电压有效值为120V，并假设有±15%的偏差，所以峰值电压为1.41×1.15×120=195V。考虑到PFC电路能产生很好的可以调节的直流电压，大约比输入交流电压高20V左右，就有Udc=195 20=215V。这样晶体管要保证安全工作就必须能够承受值为πUd。的关断电压，也就是675V的电压。当前有很多晶体管的额定值都可以满足电流电压和频率ft的要求（如MJE18002和MJE18004，它们的Uce=1000V，ft=12MHz，β值最小为14）。即使晶体管的ft=4MHz也没有关系，因为晶体管在关断后反偏电压的存在大大减小了它的存储时间。

从图1中的（2）～（5）可以看出，晶体管电流在电压的过零点处才会上升或下降，这样可以减少开关管的开关损耗。因为通过初级的两个绕组的正弦半波幅值相等，所以其伏秒数也是相等的，而且由于存储时间可以忽略（见图1（b）中的（1）），也就不会产生磁通不平衡或瞬态同时导通的问题了。

每个半周期内的集电极电流如图1中的（4）和（5）所示。在电流方

波脉冲顶部的正弦形状特点将在下面说明。正弦形状中点处为电流的平均值（Icav），它可以根据灯的功率计算出来。假设两盏灯的功率均为P1，转换器的效率为叩，输人电压为Udc，则集电极电流为

假设两灯管都是40W，转换器效率η为90%，从PFC电路得到的输人电压Udc为205V，则

推挽电路使用两个参数相同的三极管或MOSFET，以推挽方式存在于电路中。电路工作时，两只对称的开关管每次只有一个导通，所以导通损耗小、效率高。输出既可以向负载灌电流，也可以从负载抽取电流。推拉式输出级既提高电路的负载能力，又提高开关速度。

推挽输出常见的是图腾柱输出。

“图腾柱输出”常用于数字电路（如TTL）中。由于TTL与非门使用两个垂直堆砌的同类型晶体管，中间用一个钳位二极管隔开，与图腾柱的结构相类似，因此其输出级被称为图腾柱输出。

开漏形式的电路有以下几个特点：

1. 利用外部电路的驱动能力，减少IC内部的驱动。当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。IC内部仅需很小的栅极驱动电流。

2. 一般来说，开漏是用来连接不同电平的器件，匹配电平用的，因为开漏引脚不连接外部的上拉电阻时，只能输出低电平，如果需要同时具备输出高电平的功能，则需要接上拉电阻，很好的一个优点是通过改变上拉电源的电压，便可以改变传输电平。比如加上上拉电阻就可以提供TTL/CMOS电平输出等。（上拉电阻的阻值决定了逻辑电平转换的沿的速度 。阻值越大，速度越低功耗越小，所以负载电阻的选择要兼顾功耗和速度。）

3. OPEN-DRAIN提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。

4. 可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。这也是I2C，SMBus等总线判断总线占用状态的原理。补充：什么是“线与”？：

在一个结点(线)上， 连接一个上拉电阻到电源 VCC 或 VDD 和 n 个 NPN 或 NMOS 晶体管的集电极 C 或漏极 D， 这些晶体管的发射极 E 或源极 S 都接到地线上， 只要有一个晶体管饱和， 这个结点(线)就被拉到地线电平上. 因为这些晶体管的基极注入电流(NPN)或栅极加上高电平(NMOS)，晶体管就会饱和， 所以这些基极或栅极对这个结点(线)的关系是或非 NOR 逻辑. 如果这个结点后面加一个反相器， 就是或 OR 逻辑.

其实可以简单的理解为：在所有引脚连在一起时，外接一上拉电阻，如果有一个引脚输出为逻辑0，相当于接地，与之并联的回路“相当于被一根导线短路”，所以外电路逻辑电平便为0，只有都为高电平时，与的结果才为逻辑1。