本设计采用基于芯片的自顶向下的设计方法,除锁相环电路及显示器外,图1中的其它功能块均被设计在一片Lattice公司的ispLS1016E中。设计工具选用Lattice公司和DataI/O公司等联合设计的ispEXPERTSYSTEM设计应用软件。该软件是一套进行CPLD设计的高级设计工具,它基于Windows操作系统,支持多种模式设计输入,如VHDL语言、Verilog语言、ABEL-HDL语言、原理图等。该软件支持逻辑功能仿真、器件时序仿真及逻辑综合,是一种较为先进的CPLD设计系统。在移相器电路设计中,系统顶层设计包括子系统功能分配、内部功能块的连接和对外的接口关系,采用原理图输入;底层设计既可完全采用VHDL语言或ABEL-HDL语言描述,也可利用ispEXPERTSYSTEM强大的宏库功能,采用原理图输入。图2为由原理图输入方法实现的移相器输出控制电路
图中,D0、D1为两位象限码输入,它们来自于象限码锁存器;A7、A3、A0为89判别标志输入,它们来自于模90计数器的输出端,当A7、A3、A0均为"1"时,表示一个计数周期结束,在下一个计数脉冲来到时,计数器应复零;CLK为控制器时钟输入端,CLK来自于锁相环的输出,它的频率为360fi;CLK1为移相输出触发器的时钟输入端,该信号来自于数值比较器的"="输出端,CLK1的频率为4fi。电路有三个输出端,即R、PD和OUT。其中R为计数器同步清零信号,PD为锁相环鉴相器的输入信号,这两路信号为系统内部反馈输出信号;OUT为移相器的输出信号,在顶层设计中,必须加缓冲器,锁定在ispLS1016E的管脚上。