在asic设计和pld设计中组合逻辑电路设计的最简化是很重要的，在设计时常要求用最少的逻辑门或导线实现。在asic设计和pld设计中需要处理大量的约束项，值为1或0的项却是有限的，提出组合逻辑电路设计的一种新方法。
与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。输出变量为1的某个组合的所有因子的与表示输出变量为1的这个组合出现、所有输出变量为0的组合均不出现，因而可以表示输出变量为1的这个组合。 组合逻辑电路的分析分以下几个步骤:
(1)有给定的逻辑电路图，写出输出端的逻辑表达式;
(2)列出真值表;
(3)通过真值表概括出逻辑功能，看原电路是不是最理想，若不是，则对其进行改进。
