电路结构
主从JK 触发器是在主从RS触发器的基础上组成的，如图7.5.1所示。 在主从RS触发器的R端和S端分别增加一个两输入端的与门G11和G10，将Q端和输入端经与门输出为原S端，输入端称为J端，将Q端与输入端经与门输出为原R端，输入端称为K端。
工作原理
由上面的电路可得到S=JQ,R=KQ。代入主从RS触发器的特征方程得到:
当
J=1，K=0时，Qn+1=1;
J=0，K=1时，Qn+1=0;
J=K=0时，Qn+1=Qn;
J=K=1时，Qn+1=~Qn;
由以上分析，主从JK 触发器没有约束条件。在J=K=1时,每输入一个时钟脉冲，触发器翻转一次。触发器的这种工作状态称为计数状态，由触发器翻转的次数可以计算出输入时钟脉冲的个数。
工作特性
建立时间:是指输入信号应先于CP信号到达的时间，用tset表示。由图7.5.5可知,J、K信号只要不迟于CP信号到达即可，因此有tset=0。保持时间:为保证触发器可靠翻转，输入信号需要保持一定的时间。保持时间用tH表示。如果要求 CP=1期间J、K的状态保持不变，而CP=1的时间为tWH，则应满足:tH≥tWH。
传输延迟时间:若将从CP下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间，则有:tPLH=3tpd tPHL=4tpd 最高时钟频率:因为主从触发器都是由
两个同步RS 触发器组成的,所以由同步RS触发器的动态特性可知 ,为保证主触发器的可靠翻转，CP高电平的持续时间tWH应大于3tpd。同理,为保证从触发器能可靠地翻转， CP低电平的持续时间tWL也应大于3tpd。因此，时钟信号的最小周期为:Tc(min)≥6tpd 最高时钟频率fc(max)≤1/6tpd。
如果把图7.5.5的J、K触发器接成T触发器使用(即将J和K相连后接至高电平)，则最高时钟频率还要低一些。因为从CP的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL≥4tpd，如果CP信号的占空比为50%，那么CP信号的最高频率只能达到fc(max)=1/2tPHL=1/8tpd。
若 Reset=0时:
J=1，K=0时，Qn+1=1;
J=0，K=1时，Qn+1=0;
J=K=0时，Qn+1=Qn;
J=K=1时，Qn+1=Qn;
若 Reset=1时:
不论J、K与Qn的值，Qn+1=0。
集成JK触发器的产品较多，以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如下图7.5.6 所示。其功能表如表7.5.1所示。如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以表示不同触发器的输入、输出信号，比如C1与1J、1K同属一个触发器。
综上所述
对主从JK 触发器归纳为以下几点:
1.主从JK触发器具有置位、复位、保持(记忆)和计数功能;
2.主从JK触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生;
3.不存在约束条件，但存在一次变化现象。4.产生一次变化的原因是因为在CP=1期间，主触发器一直在接收数据，但主触发器在某些条件下(Q=0，CP=1期间J端出现正跳沿干扰或Q=1，CP=1期间K端出现正跳沿干扰)，不能完全随输入信号的变化而发生相应的变化，以至影响从触发器 状态与输入信号的不对应。
两个PNP三极管(上拉管)并联构成二输入与非门电路，三个PNP三极管并联则构成三输入与非门电路。
每个按键按下时提供高电平，松开时提供低电平。CLK按下时主触发器工作，松开时从触发器工作。
