2014年4月之前的技术中的增强型MOS器件如图3所示，已有技术中的一种耗尽型MOS器件如图5所示，包括元胞部分508以及位于元胞部分508外围的高压环507，其中元胞部分508为有源区。进一步而言，以N型器件为例，该耗尽型MOS器件包括：N型掺杂的外延区506，该外延区506与电极501短路，形成耗尽型MOS器件的漏极；P型阱区502；N型掺杂区505，形成在P型阱区502中；P型掺杂区509，形成在P型阱区502中，P型掺杂区509、N型掺杂区505和P型阱区502通过电极503短路，形成耗尽型MOS器件的源极；栅极504，位于外延区506上；N型沟道区513，位于N型掺杂区505和P型阱区502之间，形成在P型阱区502的表面。当栅极电压为零伏时，由于N型沟道区513的存在，形成导电沟道，当漏极和源极存在电压差时，漏极和源极之间形成电流，该电流流出沟道，使得器件导通；当栅极电压为负值，该栅极电压比耗尽型MOS器件的阈值电压更加低的时候，N型沟道区513被反型，沟道截止，使得器件关断。当器件关断时，漏极施加高压时，元胞部分508内的P型阱区502的耗尽层相互连接，可以实现高耐压。在元胞部分508的边缘，由于P型阱区502曲率变小，需要由高压环507拓展耗尽层以承担漏极施加的电压，使器件具有高的反向击穿电压和良好的可靠性，该高压环507可以包括多个P型掺杂区510。
由图3和图5可以看出，增强型MOS器件和耗尽型MOS器件的结构大部分相同，主要的区别在于耗尽型MOS器件中增加了沟道区513。该发明实施例在增强型MOS器件中隔离出部分栅极区域和源极区域，在隔离出来的区域内的P型阱区表面增加反型的沟道区，使得增强型MOS器件和耗尽型MOS器件可以形成在同一外延区内，从而集成在同一复合器件中。
第一实施例
参考图6，该复合器件包括第一增强型MOS器件的元胞部分608和耗尽型MOS器件的元胞部分608’，二者都是有源区。以N型器件为例，该复合器件可以包括：N型掺杂的外延区606，该外延区606的背面具有第一电极601，外延区606和第一电极601短路，形成第一增强型MOS器件和耗尽型MOS器件的漏极；P型掺杂的第一阱区602和第二阱区602’，形成在外延区606的正面；N型掺杂的第一掺杂区605，形成在第一阱区602内；N型掺杂的第二掺杂区605’，形成在第二阱区602’内；N型掺杂的沟道区613，位于第二阱区602’内，该沟道区613从第二阱区602’的边界延伸至第二掺杂区605’的边界；第一增强型MOS器件的栅极604，形成于外延区606的正面，该第一增强型MOS器件的栅极604覆盖第一掺杂区605的至少一部分并延伸至第一阱区602以外的外延区606上；耗尽型MOS器件的栅极604’，形成于外延层606的正面，该耗尽型MOS器件的栅极604’覆盖沟道区613并延伸至第二阱区602’以外的外延区606上；P型掺杂的第一引出区609，与第一掺杂区605并列形成于第一阱区602内；P型掺杂的第二引出区609’，与第二掺杂区605’并列形成于第二阱区602’内。
其中，第一阱区602、第一引出区609以及第一掺杂区605经由第二电极603短路，形成第一增强型MOS器件的源极；第二阱区602’、第二引出区609’以及第二掺杂区605’经由第三电极603’短路，形成耗尽型MOS器件的源极。作为一个非限制性的实例，第一增强型MOS器件的栅极604和耗尽型MOS器件的栅极604’可以包括栅介质层以及位于该栅介质层上的栅电极，该栅电极例如可以是多晶硅栅电极。作为一个优选的实施例，该复合器件中还集成有隔离结构610以隔离第一增强型MOS器件和耗尽型MOS器件。该隔离结构610可以位于第一增强型MOS器件的元胞部分608和耗尽型MOS器件的元胞部分608’之间。
仍然以N型器件为例，该隔离结构610可以包括：P型掺杂的浮空阱区615，该浮空阱区615与第一阱区602、第二阱区602’并列形成在外延区606的正面，该浮空阱区615位于第一阱区602和第二阱区602’之间；形成于外延区606正面的第一栅614，该第一栅614覆盖浮空阱区615的至少一部分和第一阱区602的至少一部分，该第一栅614还覆盖浮空阱区615和第一阱区602之间的外延区606；形成于外延区606正面的第二栅616，该第二栅616覆盖浮空阱区615的至少一部分和第二阱区602’的至少一部分，该第二栅616还覆盖浮空阱区615和第二阱区602’之间的外延区606。该第一栅614和第一阱区602短路，例如可以通过第二电极603短路，但并不限于此；第二栅616和第二阱区602’短路，例如可以通过第三电极603’短路，但并不限于此。
其中，该浮空阱区615可以和第一阱区602、第二阱区602’通过同一注入工艺形成。该第一栅614和第二栅616可以包括栅介质层以及位于该栅介质层上的栅电极，该栅电极例如可以是多晶硅栅电极。当该复合器件工作时，要求第一增强型MOS器件的栅极604和耗尽型MOS器件的栅极604’相互独立，两者的隔离耐压由栅介质层的耐压决定，可以达到40伏以上；增强型MOS器件的源极和耗尽型MOS器件的源极相互独立，由于浮空阱区615的存在，使得相邻的第一增强型MOS器件的P型阱区602和耗尽型MOS器件的P型阱区602’之间的隔离耐压大大提高，可以达到40伏以上，隔离耐压完全可以满足开关电源控制系统的需要。
当复合器件关断时，第一增强型MOS器件的P型阱区602、耗尽型MOS器件的阱区602’和隔离结构610中的浮空阱区615的耗尽层相互连接，耗尽层相互连接的效果等同于第一增强型MOS器件或者耗尽型MOS器件在关断时的P型阱区耗尽层相互连接的效果，可以承受高耐压。
参考图7，图7示出了第一实施例的复合器件的版图701，图6是图7沿BB’方向的剖面图。该版图701的正面具有第一增强型MOS器件的源极S和漏极G的压点以及耗尽型MOS器件的源极S’和栅极G’的压点。该版图701的背面具有第一增强型MOS器件和耗尽型MOS器件的漏极。图7中区域708’是耗尽型MOS器件的有源区或者说元胞部分。该第一增强型MOS器件和耗尽型MOS器件位于高压环707内，该高压环707的结构可以和图3所示增强型MOS器件或者图5所示耗尽型MOS器件的高压环结构相同。
通常，耗尽型MOS器件的电流较小，因此耗尽型MOS器件的有源区708’的面积相对较小。但是，并不能以耗尽型MOS器件的有源区面积和增强型MOS器件的有源区面积来限制该申请的保护范围，根据实际应用的需求，如果需要耗尽型MOS器件的电流较大时，同样可以扩大有源区708’的面积，以满足实际应用的需求。
由上，采用第一实施例的方案，可以将两颗分别独立的增强型MOS器件和耗尽型MOS器件合成在一起，集成在同一复合器件中。由于在高压器件中高压环需要比较大的面积，而该实施例中两个器件可以共用高压环，可以至少节省一个器件的高压环，有利于减少芯片面积以及提高芯片的集成度。另外，由于复合器件的工艺加工流程和增强型MOS器件基本相同，只增加了反型的沟道区；该复合器件的工艺流程和耗尽型MOS完全相同，从而降低了芯片的加工复杂程度和成本。
参考图8，图8示出了第一实施例的开关电源的电路结构，包括复合器件800以及开关电源控制装置801，该复合器件800是图6和图7所示的复合器件。该复合器件800包括增强型MOS器件804和耗尽型MOS器件803。
进一步而言，增强型MOS器件804的漏极D连接到开关电源的高压端HV，增强型MOS器件804的栅极G连接到开关电源控制装置801的驱动端DRV；耗尽型MOS器件803的漏极D’同样连接到高压端HV，耗尽型MOS器件803的栅极G’和源极S’分别连接到开关电源控制装置801的控制端CTL和电源供电端VCC。
当电源供电端VCC的电压小于预设的关断点电压时，开关电源控制装置801通过控制端CTL控制复合器件800中的耗尽型MOS器件803向电源供电端VCC提供启动电流，该启动电流给电源供电端VCC充电；当电源供电端VCC的电压上升至大于预设的开启点电压时，开关电源控制装置801通过驱动端DRV控制复合器件800中的第一增强型MOS器件804向开关电源的主电路提供功率输出电流，并且通过控制端CTL控制复合器件800中的耗尽型MOS器件803关断该启动电流。
更加具体而言，当系统启动时，由于此时开关电源控制装置的电源供电端VCC端没有供电，因此为零电位或近似于零电位，控制端CTL和驱动端DRV的输出信号均为零电位；耗尽型MOS器件803的栅极G’为零电位，因此耗尽型MOS器件803导通，电流从高压端HV流向电源供电端VCC，开始向电源供电端VCC供电，此时耗尽型MOS器件803的栅极G’和源极S’的电压跟随电源供电端VCC同时上升；当电源供电端VCC的电压升高到工作电压（例如，通常大于12伏），耗尽型MOS器件803完成了高压启动过程，此时耗尽型MOS器件803的源极S’和栅极G’也同时达到了一相对较高的高电平，开关电源控制装置801通过控制端CTL将耗尽型MOS器件803的栅极G’置为零电位，从而在耗尽型MOS器件803的栅极G’和源极S’之间产生比阈值电压更低的电压，从而关断耗尽型MOS器件803。耗尽型MOS器件803关断以后，开关电源控制装置801开始正常工作，通过驱动端DRV驱动增强型MOS器件804的栅极G（例如，通常是10～15V），完成增强型MOS器件804的源极S或者高压端HV的功率驱动输出。当电源供电端VCC的电压由于功率消耗而下降到一定电压后，驱动端DRV将输出低电平，关断增强型MOS器件804；之后，控制端CTL将耗尽型MOS器件803的栅极G’置为高电平，耗尽型MOS器件803导通，重新开始高压启动过程。
由上，在工作过程中，增强型MOS器件804和耗尽型MOS器件803的源极S和源极S’以及栅极G和栅极G’之间会存在电压差别。这就要求复合器件的两个源极和两个栅极之间要有一定的隔离耐压，否者会导致系统无法正常工作，关于隔离耐压的手段，先前内容已经做过描述，这里不再赘述。
第二实施例
参考图9，图9示出了第二实施例的复合器件的剖面结构，包括第一增强型MOS器件的元胞部分908和耗尽型MOS器件的元胞部分908’，二者都是有源区。第二实施例的复合器件的结构与第一实施例基本相同，也包括外延区906、第一电极901、第一阱区902、第一掺杂区905、第一引出区909、第二阱区902’、第二掺杂区905’、第二引出区909’、第一增强型MOS器件的栅极904、耗尽型MOS器件的栅极904’，第二电极903、第三电极903’以及隔离结构910，该隔离结构910包括浮空阱区915、第一栅914和第二栅916。
第二实施例与第一实施例的主要区别在于：浮空阱区915与第一阱区902、第二阱区902’是通过不同的注入工艺形成的，也就是可以采用多步不同的注入工艺分别形成浮空阱区915与第一阱区902、第二阱区902’。例如，浮空阱区915可以通过形成分压环的注入工艺或者其他浓度的掺杂注入工艺来形成。
第三实施例
参考图10，图10示出了第三实施例的复合器件的剖面结构，包括第一增强型MOS器件的元胞部分1008和耗尽型MOS器件的元胞部分1008’，二者都是有源区。第三实施例的复合器件的结构与第一实施例基本相同，也包括外延区1006、第一电极1001、第一阱区1002、第一掺杂区1005、第一引出区1009、第二阱区1002’、第二掺杂区1005’、第二引出区1009’、第一增强型MOS器件的栅极1004、耗尽型MOS器件的栅极1004’，第二电极1003、第三电极1003’以及隔离结构1010，
第三实施例与第一实施例的主要区别在于隔离结构1010的具体结构不同。第三实施例的隔离结构1010包括：P型掺杂的浮空阱区1015，与第一阱区1002和第二阱区1002’并列形成于外延区1006的正面，并且浮空阱区1015位于第一阱区1002和第二阱区1002’之间；介质层1014，形成于外延层1006的正面，该介质层1014覆盖浮空阱区1015并延伸至浮空阱区1015以外的外延层1006上。该介质层1014例如可以是厚度较厚的氧化层。
与第一实施例或者第二实施例类似地，浮空阱区1015和第一阱区1002、第二阱区1002’可以采用同一注入工艺或者不同的注入工艺来形成。例如，该浮空阱区1015可以由形成分压环的掺杂注入工艺或者其他浓度的掺杂注入工艺形成。
第四实施例
参考图11，图11示出了第四实施例的复合器件的剖面结构，包括第一增强型MOS器件的元胞部分1108和耗尽型MOS器件的元胞部分1108’，二者都是有源区。第四实施例的复合器件的结构与第一实施例基本相同，也包括外延区1106、第一电极1101、第一阱区1102、第一掺杂区1105、第一引出区1109、第二阱区1102’、第二掺杂区1105’、第二引出区1109’、第一增强型MOS器件的栅极1104、耗尽型MOS器件的栅极1104’，第二电极1103、第三电极1103’以及隔离结构1110。
第四实施例与第一实施例的主要区别在于隔离结构1110的内部结构不同。该隔离结构1110包括：P型掺杂的浮空阱区1115，与第一阱区1102和第二阱区1102’并列形成于外延区1106的正面，并且浮空阱区1115位于第一阱区1102和第二阱区1102’之间；形成于外延区1106正面的第二栅1116，该第二栅1116覆盖浮空阱区1115的至少一部分和第二阱区1102’的至少一部分，该第二栅1116还覆盖浮空阱区1115和第二阱区1102’之间的外延区1106，第二栅1116和第二阱区1102’短路，例如经由第三电极1103’短路。
与第三实施例类似地，浮空阱区1115和第一阱区1102、第二阱区1102’可以采用同一注入工艺或者不同的注入工艺来形成。例如，该浮空阱区1115可以由形成分压环的掺杂注入工艺或者其他浓度的掺杂注入工艺形成。
需要说明的是，以上第二、第三和第四实施例相对于第一实施例的变化可以组合，其组合结果也属于该申请的保护范围。
第五实施例
该发明的复合器件集成的器件不限于一个增强型MOS器件和一个耗尽型MOS器件，可以扩展至三个或者更多个器件。
第五实施例的复合器件中除第一增强型MOS器件和耗尽型MOS器件外，还集成有第二增强型MOS器件。仍然参考图6，仍以N型器件为例，增加第二增强型MOS器件后，该外延区606可以作为第二增强型MOS器件的漏极，该外延区606的正面可以形成有P型掺杂的第三阱区，该P型掺杂的第三阱区中可以形成有N型掺杂的第三掺杂区，该第三掺杂区作为第二增强型MOS器件的源极。该第二增强型MOS器件也具有栅极，位于外延区606的正面，该栅极覆盖第三掺杂区的至少一部分并延伸至第三阱区以外的外延区606上，该第二增强型MOS器件的栅极与第一增强型MOS器件的栅极604电连接。此外，该第三阱区和第三掺杂区可以经由第四电极短路，该第四电极形成在外延区606的正面。
参考图12，图12示出了第五实施例的开关电源的电路结构，包括复合器件1200以及开关电源控制装置1201，该复合器件1200集成有增强型MOS器件1204、增强型MOS器件1205和耗尽型MOS器件1203。
进一步而言，增强型MOS器件1204和增强型MOS器件1205的漏极D短路，连接到高压端HV；增强型MOS器件1204和增强型MOS器件1205的栅极G短路，连接到开关电源控制装置1201的驱动端DRV；耗尽型MOS器件1203的漏极D’同样连接到高压端HV，耗尽型MOS器件1203的栅极G’和源极S’分别连接到开关电源控制装置1201的控制端CTL和电源供电端VCC。
其中增强型MOS器件1204和耗尽型MOS器件1203的工作原理与图8中的增强型MOS器件804以及耗尽型MOS器件803相同，这里不再赘述。
增强型MOS器件1205和增强型MOS器件1204的栅极G和漏极D分别短路在一起，驱动端DRV可以同时驱动这两个器件。在这两个器件导通时，两个器件的电流分别通过源极Ｓ和S’’流出。由于MOS器件的电流大小和器件有源区的面积成正比，因此，可以将增强型MOS器件1205与增强型MOS器件1204的有源区面积比例设定为1：Ｎ（例如，N可以是正整数），这样通过增强型MOS器件1205就可以得到增强型MOS器件1204的电流的1/N。在系统应用中可以利用上述电流做电流采样设计。
图13示出了图12所示的复合器件1200的版图1301，该版图1301的正面具有增强型MOS器件1205和增强型MOS器件1204的栅极G；正面还具有增强型MOS器件1204的源极S、增强型MOS器件1205的源极S’’；正面还具有耗尽型MOS器件1203的源极S’和栅极G’。复合器件的漏极在版图1301的背面。区域1308’是耗尽型MOS器件1203的有源区；区域1308”是增强型MOS器件1205的有源区，区域1308是增强型MOS管1204的有源区。
参考图14，图14示出了图13沿BB’方向的纵向剖面的示意图。
该复合器件包括第一增强型MOS器件的元胞部分1408、耗尽型MOS器件的元胞部分1408’和第二增强型MOS器件的元胞部分1408”，三者都是有源区。以N型器件为例，该复合器件可以包括：N型掺杂的外延区1406，该外延区1406的背面具有第一电极1401，外延区1406和第一电极1401短路，形成第一增强型MOS器件、耗尽型MOS器件和第二增强型MOS器件的漏极；P型掺杂的第一阱区1402、第二阱区1402’和第三阱区1402”，形成在外延区1406的正面；N型掺杂的第一掺杂区1405，形成在第一阱区1402内；N型掺杂的第二掺杂区1405’，形成在第二阱区1402’内；N型掺杂的第三掺杂区1405”，形成在第三阱区1402”内；N型掺杂的沟道区1413，位于第二阱区1402’内，该沟道区1413从第二阱区1402’的边界延伸至第二掺杂区1405’的边界；第一增强型MOS器件的栅极1404，形成于外延区1406的正面，该第一增强型MOS器件的栅极1404覆盖第一掺杂区1405的至少一部分并延伸至第一阱区1402以外的外延区1406上；耗尽型MOS器件的栅极1404’，形成于外延层1406的正面，该耗尽型MOS器件的栅极1404’覆盖沟道区1413并延伸至第二阱区1402’以外的外延区1406上；第二增强型MOS器件的栅极1404”，形成于外延区1406的正面，该第二增强型MOS器件的栅极1404”覆盖第三掺杂区1405”的至少一部分并延伸至第三阱区1402”以外的外延区1406上；P型掺杂的第一引出区1409，与第一掺杂区1405并列形成于第一阱区1402内；P型掺杂的第二引出区1409’，与第二掺杂区1405’并列形成于第二阱区1402’内；P型掺杂的第三引出区1409”，与第三掺杂区1405”并列形成于第三阱区1402”内。
其中，第一阱区1402、第一引出区1409以及第一掺杂区1405经由第二电极1403短路，形成第一增强型MOS器件的源极；第二阱区1402’、第二引出区1409’以及第二掺杂区1405’经由第三电极1403’短路，形成耗尽型MOS器件的源极；第三阱区1402”、第三引出区1409”以及第三掺杂区1405”经由第四电极1403”短路，形成第二增强型MOS器件的源极。
第一增强型MOS器件的栅极1404、耗尽型MOS器件的栅极1404’和第二增强型MOS器件的栅极1404”可以包括栅介质层以及位于该栅介质层上的栅电极，该栅电极例如可以是多晶硅栅电极。
该复合器件中还可以集成有隔离结构1410以隔离第一增强型MOS器件和耗尽型MOS器件，该隔离结构1410可以位于第一增强型MOS器件的元胞部分1408以及耗尽型MOS器件的元胞部分1408’之间。进一步而言，该隔离结构1410可以包括：P型掺杂的浮空阱区1415，该浮空阱区1415与第一阱区1402、第二阱区1402’并列形成在外延区1406的正面，该浮空阱区1415位于第一阱区1402和第二阱区1402’之间；形成于外延区1406正面的第一栅1414，该第一栅1414覆盖浮空阱区1415的至少一部分和第一阱区1402的至少一部分，该第一栅1414还覆盖浮空阱区1415和第一阱区1402之间的外延区1406；形成于外延区1406正面的第二栅1416，该第二栅1416覆盖浮空阱区1415的至少一部分和第二阱区1402’的至少一部分，该第二栅1416还覆盖浮空阱区1415和第二阱区1402’之间的外延区1406。该第一栅1414和第一阱区1402短路，例如可以通过第二电极1403短路，但并不限于此；第二栅1416和第二阱区1402’短路，例如可以通过第三电极1403’短路，但并不限于此。
该复合器件中还可以集成有隔离结构1410’以隔离耗尽型MOS器件和第二增强型MOS器件。该隔离结构1410’可以位于第二增强型MOS器件的元胞部分1408”以及耗尽型MOS器件的元胞部分1408’之间。该隔离结构1410’可以包括：P型掺杂的浮空阱区1415’，该浮空阱区1415’与第三阱区1402”、第二阱区1402’并列形成在外延区1406的正面，该浮空阱区1415’位于第三阱区1402”和第二阱区1402’之间；形成于外延区1406正面的第三栅1414’，该第三栅1414’覆盖浮空阱区1415’的至少一部分和第三阱区1402”的至少一部分，该第三栅1414’还覆盖浮空阱区1415’和第三阱区1402”之间的外延区1406；形成于外延区1406正面的第四栅1416’，该第四栅1416’覆盖浮空阱区1415’的至少一部分和第二阱区1402’的至少一部分，该第四栅1416’还覆盖浮空阱区1415’和第二阱区1402’之间的外延区1406。该第三栅1414’和第三阱区1402”短路，例如可以通过第四电极1403”短路，但并不限于此；第四栅1416’和第二阱区1402’短路，例如可以通过第三电极1403’短路，但并不限于此。
该复合器件中还可以集成有隔离结构1410”以隔离第一增强型MOS器件和第二增强型MOS器件。该隔离结构1410”可以位于第二增强型MOS器件的元胞部分1408”以及第一增强型MOS器件的元胞部分1408之间。该隔离结构1410”可以包括：P型掺杂的浮空阱区1415”，该浮空阱区1415”与第三阱区1402”、第一阱区1402并列形成在外延区1406的正面，该浮空阱区1415”位于第三阱区1402”和第一阱区1402之间；形成于外延区1406正面的第五栅1414”，该第五栅1414”覆盖浮空阱区1415”的至少一部分和第三阱区1402”的至少一部分，该第五栅1414”还覆盖浮空阱区1415”和第三阱区1402”之间的外延区1406；形成于外延区1406正面的第六栅1416”，该第六栅1416”覆盖浮空阱区1415”的至少一部分和第一阱区1402的至少一部分，该第六栅1416”还覆盖浮空阱区1415”和第一阱区1402之间的外延区1406。该第五栅1414”和第三阱区1402”短路，例如可以通过第四电极1403”短路，但并不限于此；第六栅1416”和第一阱区1402短路，例如可以通过第二电极1403短路，但并不限于此。
其中，该浮空阱区1415、浮空阱区1415’以及浮空阱区1415’’可以和第一阱区1402、第二阱区1402’和第三阱区1402”通过同一注入工艺形成。该第一栅1414、第二栅1416、第三栅1414’、第四栅1416’、第五栅1414”、第六栅1416”可以包括栅介质层以及位于该栅介质层上的栅电极，该栅电极例如可以是多晶硅栅电极。
在第一增强型MOS器件的元胞部分1408、耗尽型MOS器件的元胞部分1408’和第二增强型MOS器件的元胞部分1408”以外的区域，还可以具有高压环1407，高压环1407可以包括多个P型掺杂1410，该高压环1407可以对应于图13所示的区域1307。
结合他13和图14，上述三个器件都位于同一个高压环1407内，高压环1407的结构可以和增强型MOS器件或者耗尽型MOS器件的高压环结构等同。根据具体应用，器件的电流大小的需求可以发生改变，相应地可以调整有源区1308、1308’和1308’’的面积大小，以满足实际应用的需求。
第六实施例
随着产品应用发展，后续会出现对系统工作电压越来越低的趋势。当对隔离耐压的要求降低，譬如10V以下的时候，针对上述复合器件结构可以进一步的简化。
如图15，图15示出了系统工作电压降低后的复合器件的剖面结构图，该复合器件包括第一增强型MOS器件的元胞部分1508和耗尽型MOS器件的元胞部分1508’，二者都是有源区。该复合器件的结构与第一实施例基本相同，也包括外延区1506、第一电极1501、第一阱区1502、第一掺杂区1505、第一引出区1509、第二阱区1502’、第二掺杂区1505’、第二引出区1509’、第一增强型MOS器件的栅极1504、耗尽型MOS器件的栅极1504’，第二电极1503、第三电极1503’。
该实施例与第一实施例的区别主要在于隔离结构的具体结构不同，该实施例的隔离结构中不包含浮空阱区和第一栅，仅仅保留了形成于外延区1506正面的第二栅1516。该第二栅1516覆盖第一阱区1502的至少一部分和第二阱区1502’的至少一部分，该第二栅1516还覆盖第一阱区1502和第二阱区1502’之间的外延区1506。该第二栅1516和第二阱区1502’短路，例如可以通过第三电极1503’短路，但并不限于此。
相比于第一实施例，该复合器件可以进一步简化隔离结构，节省复合器件的面积，降低成本。
图15所示的实施例是在第一实施例的基础上变更得到的，省去了隔离结构中的浮空阱区和第一栅，但需要的是，该隔离结构也适用于上述其他各个实施例。
另外，作为隔离结构的另一种变形，在第一实施例的基础上还可以省去隔离结构中的浮空阱区和第二栅，仅保留第一栅。更加具体而言，该隔离结构可以包括：形成于外延区正面的第一栅，该第一栅覆盖第一阱区的至少一部分和第二阱区的至少一部分，该第一栅还覆盖第一阱区和第二阱区之间的外延区，该第一栅和第一阱区短路，例如可以通过第二电极短路，但并不限于此。与图15所示的隔离结构类似的，上述隔离结构的变形也可以适用于前述各个实施例。
需要说明的是，上述各个实施例中各个掺杂区域的掺杂类型是以N型器件为例进行说明的，该领域技术人员应当理解，对于P型器件而言，可以将各个掺杂区域的掺杂类型反型。上述各个实施例中，该第一增强型MOS器件和第二增强型MOS器件优选为VDMOS器件。另外，该复合器件中的第一增强型MOS器件、第二增强型MOS器件和耗尽型MOS器件的数量都可以是一个或者多个。
