为SoC设备所做的逐块测试规划必须实现：正确配置用于逻辑测试的ATPG工具；测试时间短；新型高速故障模型以及多种内存或小型阵列测试。对生产线而言，诊断方法不仅要找到故障，而且还要将故障节点与工作正常的节点分离开来。此外，只要有可能，应该采用测试复用技术以节约测试时间。在高集成度IC测试领域，ATPG和IDDQ的可测试性设计技术具备强大的故障分离机制。
需要提前规划的其他实际参数包括：需要扫描的管脚数目和每个管脚端的内存数量。可以在SoC上嵌入边界扫描，但并不限于电路板或多芯片模块上的互连测试。
尽管芯片尺寸在不断减小，但一个芯片依然可封装几百万个到上1亿个晶体管，测试模式的数目已经增加到前所未有的程度，从而导致测试周期变长，这一问题可以通过将测试模式压缩来解决，压缩比可以达到20%至60%。对现在的大规模芯片设计，为避免出现容量问题，还有必要找到在64位操作系统上可运行的测试软件。
