本项目通过对超级动态电压调节技术下信号完整性关键技术的研究，进一步研究UDVS 技术下的信号完整性理论，构建兼容于现有大规模集成电路设计的快速收敛动态噪声计算模型，为时序修复提供依据，使得芯片在后端设计中串扰控制能达到快速收敛，为调整芯片的电源电压提供依据，使得芯片功耗尽可能的低。该工作主要包含以下三点：1）创建了超级动态电压调节技术下与目前大规模集成电路设计流程相兼容的时序逻辑库与物理库，同时基于翻转理论提出一种与实测非常接近的动态噪声模型，并把该模型应用于可工作在动态电源电压下的振荡器噪声分析中，取得良好的测试效果。2）设计出基于衬底控制灵敏放大技术的串扰延时测试电路设计。本项目在已有UDVS电路设计的经验基础上，采用衬底控制灵敏放大技术，设计出在超级动态电压调节技术下串扰延时测试单元电路。衬底控制灵敏放大技术抗PVT性能好，并能降低电路的面积和功耗。3）开环预测与闭环自适应调整相结合的UDVS内建串扰延时测试方法。基于已构建的兼容于大规模集成电路设计流程的时序逻辑库与物理库，提出内建串扰延时型测试的基本原理、面向非理想互连几何结构的渐进式串扰延时测试方法。和传统的串扰延时分析相比，本项目利用锁相环预测方法随时跟踪串扰延时的变化信息，进而给芯片选择最优电源电压值提供确切依据，使UDVS芯片低功耗优势发挥至极致。该超级动态电压调节技术下串扰控制的关键技术，基于衬底控制技术设计的串扰延时测试单元电路，兼容于目前流行的CMOS工艺及其设计流程，能大大降低超大规模集成电路芯片功耗，为保护市区环境做出贡献。基于耦合电容权重因子的时序修复，大大加快时序分析的收敛速度，缩短time-to-market时间，进而降低生产成本，产生良好的经济效益。 2100433B