精品文献
二四译码器真值表
高速BCH编码译码器的设计
高速BCH编码译码器的设计
针对闪存(flash)因制造工艺的不断提高而导致其内部数据区随机错误不断增加的现象,设计并实现一种高速BCH编码译码器,通过BCH编码技术对flash中的随机错误进行纠错,以达到错误检测与纠错的目的。实验结果显示优化设计的BCH(4 224,4 096)编码译码器可以工作在25 MHz的工作频率下,其单页数据(512 Byte)的纠错能力从普遍的3 bit提高到15 bit,从而提高了flash数据存储与读取的可靠性。
LDPC码译码器通用模块的FPGA设计
LDPC码译码器通用模块的FPGA设计
在介绍LDPC（Low Density Parity Code）低密度校验码的基本迭代译码原理的基础上,针对FPGA技术,专门设计了译码器中通用的变量节点以及校验节点处理单元,其中分别包括全并行与全串行的实现方式。编译结果表明,这些模块可以实现高速的处理速度,以及占用合理的硬件资源。