同步计数器中，各触发器的翻转与时钟脉冲同步。

同步计数器的工作速度较快，工作频率也较高。

为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。

1.同步二进制加法计数器

(1)设计思想:

① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。

② 应控制触发器的输入端，可将触发器接成T触发器。

当低位不向高位进位时，令高位触发器的T=0，触发器状态保持不变;

当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。

(2)当低位全1时再加1，则低位向高位进位。

1+1=1

11+1=100

111+1=1000

1111+1=10000

图8.4.5是用JK触发器(但已令J=K)组成的4位二进制(M=16)同步加计数器。

由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP ，各触发器的驱动方程分别为J0=K0=1,J1=K1=Q0、J2=K2=Q0Q1、 J3=K3=Q0Q1Q2 。

根据同步时序电路的分析方法，可得到该电路的状态表，如表8.4.1所示。设从初态0000开始，因为J0=K0=1,所以每输入一个计数脉冲CP，最低位触发器FF0就翻转一次，其他位的触发器FFi仅在 Ji=Ki=Qi-1Qi-2……Q0=1的条件下，在CP 下降沿到来时才翻转。

图8.4.6是图8.4.5电路的时序图，其中虚线是考虑触发器的传输延迟时间tpd 后的波形。由此图可知，在同步计数器中，由于计数脉冲CP 同时作用于各个触发器，所有触发器的翻转是同时进行的，都比计数脉冲CP 的作用时间滞后一个tpd ,因此其工作速度一般要比异步计数器高。

应当指出的是，同步计数器的电路结构较异步计数器复杂，需要增加一些输入控制电路，因而其工作速度也要受这些控制电路的传输延迟时间的限制。

2.同步二进制减法计数器

(1)设计思想:

① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。

② 应控制触发器的输入端，可将触发器接成T触发器。

当低位不向高位借位时，令高位触发器的T=0，触发器状态保持不变;

当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。

(2)触发器的翻转条件是:当低位触发器的Q端全1时再减1，则低位向高位借位。

10-1=1

100-1=11

1000-1=111

10000-1=1111

3.同步二进制可逆计数器

将加法和减法计数器综合起来，由控制门进行转换，可得到可逆计数器。

S为加/减控制端

S=1时，加法计数

S=0时，减法计数

实际应用中，有时要求一个计数器即能作加计数又能作减计数。同时兼有加和减两种计数功能的计数器称为可逆计数器。

4位二进制同步可逆计数器如图8.4.7所示，它是在前面介绍的4位二进制同步加和减计数器的基础上，增加一控制电路构成的。由图可知，各触发器的驱动方程分别为

当加/减控制信号X=1时，FF1-FF3中的各J、K 端分别与低位各触发器的Q 端接通，进行加计数;当X=0时，各J、K 端分别与低位各触发器的Q 端接通，进行减计数，实现了可逆计数器的功能。

异步计数器的计数脉冲没有加到所有触发器的CP端。当计数脉冲到来时，各触发器的翻转时刻不同。分析时，要特别注意各触发器翻转所对应的有效时钟条件。异步二进制计数器是计数器中最基本最简单的电路，它一般由接成计数型的触发器连接而成，计数脉冲加到最低位触发器的CP端，低位触发器的输出Q作为相邻高位触发器的时钟脉冲。

1.异步二进制加法计数器

必须满足二进制加法原则:逢二进一(1+1=10，即Q由1→0时有进位。)

组成二进制加法计数器时，各触发器应当满足:

① 每输入一个计数脉冲，触发器应当翻转一次(即用T′触发器);

② 当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。

2.异步二进制减法计数器

必须满足二进制数的减法运算规则:0-1不够减，应向相邻高位借位，即10-1=1。

组成二进制减法计数器时，各触发器应当满足:

① 每输入一个计数脉冲，触发器应当翻转一次(即用T′触发器);

② 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。

图中显示的是3位二进制异步减计数器的逻辑图和状态图。从初态000开始，在第一个计数脉冲作用后，触发器FF0由0翻转为1(Q0的借位信号)，此上升沿使FF1也由0翻转为1(Q1的借位信号)，这个上升沿又使FF2 由0翻转为1，即计数器由000变成了111状态。在这一过程中，Q0向Q1进行了借位,Q1向Q2进行了借位。此后，每输入1个计数脉冲，计数器的状态按二进制递减(减1)。输入第8个计数脉冲后，计数器又回到000状态，完成一次循环。因此，该计数器是23进制(模8)异步减计数器，它同样具有分频作用。

综上所述，可对二进制异步计数器归纳出以下两点:

(1)n位二进制异步计数器由n个处于计数工作状态(对于D 触发器，使Di=Qin;对于JK 触发器,使Ji=Ki=1) 的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。对于加计数器,若用上升沿触发的触发器组成，则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连(即进位信号应从触发器的Q 端引出);若用下降沿触发的触发器组成,则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端连接。对于减计数器，各触发器的连接方式则相反。

(2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号(加计数)或借位信号(减计数)之后才能实现。故又称这种类型的计数器为串行计数器。也正因为如此，异步计数器的工作速度较低。