介电松弛(Dielectric relaxation又称介电弛豫。电介质在外电场作用(或移去)后，从瞬时建立的极化状态达到新的极化平衡态的过程。电介质极化趋于稳态的时间称为弛豫时间，弛豫时间与极化机制密切相关，是造成介质材料存在介质损耗的原因之一。

有两种类型的介电谱，即共振型和弛豫型。介电常数的本质在于构成电介质的微观体系如偶极子、原子、分子和电子在外电场作用下产生位移。当外电场频率等于这些微观粒子的固有振动频率时，就产生共振。价电子对电介质极化的贡献约在3×10¹⁴-10¹⁵Hz，晶体中的原子、分子和晶格振动对极化的贡献在远红外波段10¹²-3×10¹³，低于原子振荡频率，出现新型的相互作用，恢复力像带电粒子间直接作用一样，是非弹性的。从一个态到另一个态有一个自发的动态过程，这种过程称为弛豫 。

介电常数频谱又称介电谱。复介电常数随电磁场频率而变化的现象，一般分别做出实部ε´（ω）频谱和虚部ε"（ω）频谱。介电常数频谱可以给出有关极化机制和晶格振动等重要信息 。

对干铁电体而言，在显示位移相变与有序一无序相变的体系中，动态介电常数对与时间有关的外电场的响应为共振型，其特征色散频率处于远红外区域。而对于弛豫性材料，其色散频率处干微波或射频范围。介电谱对研究材料介电常数的频率特性，及相变特性有重要意义 。

介质在外加电场时会产生感应电荷而削弱电场，原外加电场（真空中）与最终介质中电场比值即为相对介电常数（relative permittivity 或 dielectric constant），又称诱电率，与频率相关。介电常数是相对介电常数与真空中绝对介电常数乘积。如果有高介电常数的材料放在电场中，电场强度会在电介质内有可观的下降。理想导体的相对介电常数为无穷大。

根据物质的介电常数可以判别高分子材料的极性大小。通常，相对介电常数大于3.6的物质为极性物质；相对介电常数在2.8~3.6范围内的物质为弱极性物质；相对介电常数小于2.8为非极性物质。

近十年来，半导体工业界对低介电常数材料的研究日益增多，材料的种类也五花八门。然而这些低介电常数材料能够在集成电路生产工艺中应用的速度却远没有人们想象的那么快。其主要原因是许多低介电常数材料并不能满足集成电路工艺应用的要求。图2是不同时期半导体工业界预计低介电常数材料在集成电路工艺中应用的前景预测。

早在1997年，人们就认为在2003年，集成电路工艺中将使用的绝缘材料的介电常数（k值）将达到1.5。然而随着时间的推移，这种乐观的估计被不断更新。到2003年，国际半导体技术规划（ITRS 2003[7]）给出低介电常数材料在集成电路未来几年的应用，其介电常数范围已经变成2.7~3.1。

造成人们的预计与现实如此大差异的原因是，在集成电路工艺中，低介电常数材料必须满足诸多条件，例如：足够的机械强度（MECHANICAL strength）以支撑多层连线的架构、高杨氏系数（Young's modulus）、高击穿电压（breakdown voltage＞4MV/cm）、低漏电（leakage current＜10^(-9) at 1MV/cm）、高热稳定性（thermal stability＞450oC）、良好的粘合强度（adhesion strength）、低吸水性（low moisture uptake）、低薄膜应力（low film stress）、高平坦化能力（planarization）、低热涨系数（coefficient of thermal expansion）以及与化学机械抛光工艺的兼容性（compatibility with CMP process）等等。能够满足上述特性的低介电常数材料并不容易获得。例如，薄膜的介电常数与热传导系数往往就呈反比关系。因此，低介电常数材料本身的特性就直接影响到工艺集成的难易度。

在超大规模集成电路制造商中，TSMC、 Motorola、AMD以及NEC等许多公司为了开发90nm及其以下技术的研究，先后选用了应用材料公司（Applied Materials）的 Black Diamond 作为低介电常数材料。该材料采用PE-CVD技术[8] ，与现有集成电路生产工艺完全融合，并且引入BLOk薄膜作为低介电常数材料与金属间的隔离层，很好的解决了上述提及的诸多问题，是已经用于集成电路商业化生产为数不多的低介电常数材料之一。