近十年来，半导体工业界对低介电常数材料的研究日益增多，材料的种类也五花八门。然而这些低介电常数材料能够在集成电路生产工艺中应用的速度却远没有人们想象的那么快。其主要原因是许多低介电常数材料并不能满足集成电路工艺应用的要求。图2是不同时期半导体工业界预计低介电常数材料在集成电路工艺中应用的前景预测。

早在1997年，人们就认为在2003年，集成电路工艺中将使用的绝缘材料的介电常数（k值）将达到1.5。然而随着时间的推移，这种乐观的估计被不断更新。到2003年，国际半导体技术规划（ITRS 2003[7]）给出低介电常数材料在集成电路未来几年的应用，其介电常数范围已经变成2.7~3.1。

造成人们的预计与现实如此大差异的原因是，在集成电路工艺中，低介电常数材料必须满足诸多条件，例如：足够的机械强度（MECHANICAL strength）以支撑多层连线的架构、高杨氏系数（Young's modulus）、高击穿电压（breakdown voltage＞4MV/cm）、低漏电（leakage current＜10^(-9) at 1MV/cm）、高热稳定性（thermal stability＞450oC）、良好的粘合强度（adhesion strength）、低吸水性（low moisture uptake）、低薄膜应力（low film stress）、高平坦化能力（planarization）、低热涨系数（coefficient of thermal expansion）以及与化学机械抛光工艺的兼容性（compatibility with CMP process）等等。能够满足上述特性的低介电常数材料并不容易获得。例如，薄膜的介电常数与热传导系数往往就呈反比关系。因此，低介电常数材料本身的特性就直接影响到工艺集成的难易度。

在超大规模集成电路制造商中，TSMC、 Motorola、AMD以及NEC等许多公司为了开发90nm及其以下技术的研究，先后选用了应用材料公司（Applied Materials）的 Black Diamond 作为低介电常数材料。该材料采用PE-CVD技术[8] ，与现有集成电路生产工艺完全融合，并且引入BLOk薄膜作为低介电常数材料与金属间的隔离层，很好的解决了上述提及的诸多问题，是已经用于集成电路商业化生产为数不多的低介电常数材料之一。