晶圆制程工艺，严格说来这是门很复杂的（应用）技术体系。晶圆制程工艺达到1nm会怎样？我认为这个连不少的行内资深人士都不容易给出全面且正确的答案。这就有点像是：现在很多的国家能制造大量的常规燃料火箭（对应于当前半导体行业的主流制程），现在也有少数的国家在研发可重复使用火箭（对应于未来半导体行业的5nm和3nm等制程），再之后可能有少数的国家研制出比可重复回收火箭更先进的航天运输工具（对应于半导体行业的1nm等制程），那么比可重复回收火箭更先进的航天运输工具会是什么样的？现在其实没有人能准确地想象出来（重在应用）。

前不久，有台湾媒体报道过：台积电的创始人张忠谋向媒体记者表示，摩尔定律可能在半导体行业中还会延续10年的时间，台积电等晶圆制造厂商能够研发并投产3nm制程工艺。此后，晶圆制造厂商们能不能研发出可量产的2nm制程工艺，眼下看来还存在不确定性。而晶圆大厂们要研发出可商业化量产的1nm制程工艺，就会面临非常大的难度。

就假设今后确实有少数的晶圆大厂研发出了可商业化的1nm制程，那么会怎么样呢？有人猜想，“这会使采用该技术生产的芯片价格居高不下，这又会导致较少客户选择该项技术，进而恶性循环......从商业因素考虑，大部分芯片设计公司恐怕依旧会选择相对成熟，或者称为相对‘老旧’的制造工艺。”事实上，1nm制程工艺到今天还只是处于实验室研究的阶段。

2016年的时候，网络上出现过一篇文章，其中有这样写到：

芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示，比如Intel的六代酷睿系列CPU就采用Intel自家的14nm制造工艺。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。而CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占得面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。

栅长可以分为光刻栅长和实际栅长，光刻栅长则是由光刻技术所决定的。由于在光刻中光存在衍射现象以及芯片制造中还要经历离子注入、蚀刻、等离子冲洗、热处理等步骤，因此会导致光刻栅长和实际栅长不一致的情况。另外，同样的制程工艺下，实际栅长也会不一样，比如虽然三星也推出了14nm制程工艺的芯片，但其芯片的实际栅长和Intel的14nm制程芯片的实际栅长依然有一定差距。

前面说了缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。正是因此，CPU生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。

为了解决漏电问题，Intel、IBM等公司可谓八仙过海，各显神通。比如Intel在其制造工艺中融合了高介电薄膜和金属门集成电路以解决漏电问题；IBM开发出SOI技术——在在源极和漏极埋下一层强电介质膜来解决漏电问题；此外，还有鳍式场效电晶体技术——借由增加绝缘层的表面积来增加电容值，降低漏电流以达到防止发生电子跃迁的目的......

上述做法在栅长大于7nm的时候一定程度上能有效解决漏电问题。不过，在采用现有芯片材料的基础上，晶体管栅长一旦低于7nm，晶体管中的电子就很容易产生隧穿效应，为芯片的制造带来巨大的挑战。