双极型集成电路的制造工艺，是在平面工艺基础上发展起来的。与制造单个双极型晶体管的平面工艺相比，具有若干工艺上的特点。

① 双极型集成电路中各元件之间需要进行电隔离。集成电路的制造，先是把硅片划分成一定数目的相互隔离的隔离区;然后在各隔离区内制作晶体管和电阻等元件。在常规工艺中大多采用PN结隔离，即用反向PN结达到元件之间相互绝缘的目的。除PN结隔离以外，有时也采用介质隔离或两者混合隔离法(见隔离技术)。

② 双极型集成电路中需要增添隐埋层。通常，双极型集成电路中晶体管的集电极，必须从底层向上引出连接点，因而增加了集电极串连电阻，这不利于电路性能。为了减小集电极串连电阻，制作晶体管时在集电极下边先扩散一层隐埋层，为集电极提供电流低阻通道和减小集电极的串联电阻。隐埋层，简称埋层，是隐埋在硅片体内的高掺杂低电阻区。埋层在制作集成电路之前预先"埋置"在晶片体内。其工艺过程是:在 P型硅片上，在预计制作集电极的正下方某一区域里先扩散一层高浓度施主杂质即N+区;而后在其上再外延生长一层N型硅单晶层。于是，N型外延层将N+区隐埋在下面，再在这一外延层上制作晶体管。

③ 双极型集成电路通常采用扩散电阻。电路中按电阻阻值大小选择制备电阻的工艺，大多数是利用晶体管基区P型扩散的同时，制作每方约 150~200欧·厘米的P型扩散电阻。但是，扩散电阻存在阻值误差大、温度系数高和有寄生效应等缺点。除采用扩散电阻外，有时也采用硅单晶体电阻。

④ 双极型集成电路元件间需要互连线，通常为金属铝薄层互连线。单层互连布线时难以避免交叉的位置，必要时可采用浓磷扩散低阻区，简称磷桥连接法。

⑤ 双极型集成电路存在寄生效应。双极型集成电路的纵向NPN晶体管，比分立晶体管多一个P型衬底层和一个PN结。它是三结四层结构。增加的衬底层是所有元件的公共衬底，增加的一个PN结是隔离结(包括衬底结)。双极型集成电路因是三结四层结构而会产生特有的寄生效应:无源寄生效应、扩散电阻的寄生电容和有源寄生效应。隔离电容是集电极N型区与隔离槽或衬底P型区形成的PN结产生的电容。隔离和衬底接最低电位，所以这个电容就是集电极对地的寄生电容。扩散电阻的寄生电容是扩散电阻P型区与集电极外延层N型区产生的PN结电容，也属无源寄生效应。这一PN结电容总是处于反偏置工作状态。有源寄生效应即 PNP寄生晶体管。在电路中，NPN晶体管的基区、集电区(外延层)和衬底构成PNP寄生晶体管。在通常情况下，因PN结隔离，外延层和衬底之间总是反向偏置。只有当电路工作时，NPN管的集电结正偏，寄生PNP管才进入有源区。

按照线路要求和工艺条件设计元件的图形和尺寸，并进行布局和布线，同时设计出一套光刻掩模版图形。

版图设计的第一步，是对既定线路按不同电位划分隔离区和确定元件之间的布线。然后，转入对元件的设计。双极型集成电路的元件包括晶体管、二极管、电阻和电容。其中 NPN晶体管的设计是核心。设计一个性能良好的集成电路，首先要设计出电学性能符合要求的晶体管，而晶体管的特性又是由其图形、尺寸和工艺条件所决定的。

在双极型集成电路中，常用的晶体管图形有5种，每一种图形各有其特殊作用(见)。这 5种图形是单基极条形、双基极条形、双基极、双集电极条形、基极马蹄形(并联扩展可设计成梳形结构)和发射极马蹄形。在版图设计中，往往在同一块版图中几种晶体管图形会同时出现，这是因为不同晶体管在电路中所起作用不同。双极型集成电路

双极型集成电路版图设计中常用的二极管，是与晶体管同时制成的。二极管可以利用单独一个基区扩散结;也可以先做成NPN晶体管结构，然后用一定方式连接成二极管。后者的基本连接方式有5种:①基极和集电极短接;②发射极和基极短接;③发射极开路;④发射极和集电极短接;⑤集电极开路。这5种连接法和单独一个基区扩散结共有6种不同的二极管。这6种形式的二极管因结构不同，特性也有差异，在应用中根据不同要求加以选择。

在双极型集成电路的版图设计中，电阻通常是随同晶体管的某一扩散工艺同时进行而制成扩散电阻的。原则上，不论发射区、基区和集电区(外延层)，都可以制作电阻。①基区硼扩散电阻:其薄层电阻值为 150~200欧/□左右，逻辑集成电路中的电阻值范围比较适中，而且温度系数也较小，一般为 1.9×10-3/。②发射区磷扩散电阻:其薄层电阻值为2~5欧/□，可用作低值电阻。但实际上常用作"磷桥"，代替内部金属连线遇到难以避免交叉时完成交越;③基区沟道电阻:这是利用基区扩散和发射区扩散形成的。因为薄层很薄，扩散杂质浓度也低，薄层电阻可高达5~20千欧/□。温度系数较高，一般为3~5×10-3/。这种电阻器又受到工作电压的限制，当反偏压升高时，PN结势垒区扩张，使沟道变得更薄，阻值变大;反之，偏压降低，阻值变小;④体电阻:外延层体电阻阻值很难控制，可用作高阻值电阻，其温度系数高，约为5×10-3/。

双极型集成电路是在硅平面晶体管的基础上发展起来的，最早的是双极型数字逻辑集成电路。在数字逻辑集成电路的发展过程中，曾出现过多种不同类型的电路形式。常见的双极型集成电路可分类如下。

DCTL电路是第一种双极型数字逻辑集成电路，因存在严重的"抢电流"问题(见电阻-晶体管逻辑电路)而不实用。RTL电路是第一种有实用价值的双极型集成电路。早期的数字逻辑系统曾采用过 RTL电路，后因基极输入回路上有电阻存在，限制了开关速度。此外，RTL逻辑电路的抗干扰的性能较差，使用时负载又不能多，因而被淘汰。电阻-电容-晶体管逻辑电路(RCTL)是为了改善RTL电路的开关速度而提出来的，即在RTL电路的电阻上并接电容。实际上 RCTL电路也未得到发展。DTL电路是继 RTL电路之后为提高逻辑电路抗干扰能力而提出来的。DTL电路在线路上采用了电平位移二极管，抗干扰能力可用电平位移二极管的个数来调节。常用的 DTL电路的电平位移二极管，是用两个硅二极管串接而成，其抗干扰能力可提高到1.4伏左右(见二极管-晶体管逻辑电路)。HTL电路是在 DTL电路的基础上派生出来的。HTL电路采用反接的齐纳二极管代替DTL电路的电平位移二极管，使电路的阈值提高到约7.4伏左右(见高阈值逻辑电路)。可变阈值逻辑电路(VTL)也是DTL电路系列中的另一种变形电路。阈值逻辑电路(TLC)是 HTL和VTL逻辑电路的总称。TTL逻辑电路是在DTL逻辑电路基础上演变而来，于1962年研制成功。为了提高开关速度和降低电路功耗，TTL电路在线路结构上经历了三代电路形式的改进(见晶体管-晶体管逻辑电路)。

以上均属饱和型电路。在进一步探索提高饱和型电路开关速度的同时，发现晶体管多余载流子的存储效应是一个极重要的障碍。存储现象实质上是电路在开关转换过程中由多余载流子所引起。要提高电路开关速度，除了减少晶体管PN结电容，或者设法缩短多余载流子的寿命以外，就得减少和消除晶体管内载流子存储现象。60年代末和70年代初，人们开始在集成电路中利用熟知的肖特基效应。在TTL电路上制备肖特基势垒二极管，把它并接在原有晶体管的基极和集电极上，使晶体管开关时间缩短到1纳秒左右;带肖特基势垒二极管箝位的TTL门电路的平均传输延迟时间达2~4纳秒。

肖特基势垒二极管-晶体管-晶体管逻辑电路(STTL)属于第三代 TTL电路。它在线路上采用了肖特基势垒二极管箝位方法，使晶体管处于临界饱和状态，从而消除和避免了载流子存储效应。与此同时，在TTL电路与非门输出级倒相器的基极引入晶体管分流器，可以改善与非门特性。三极管带有肖特基势垒二极管，可避免进入饱和区，具有高速性能;输出管加上分流器，可保持输出级倒相的抗饱和程度。这类双极型集成电路，已不再属于饱和型集成电路，而属于另一类开关速度快得多的抗饱和型集成电路。

发射极耦合逻辑电路(ECL)是电流型逻辑电路(CML)。这是一种电流开关电路，电路的晶体管工作在非饱和状态，电路的开关速度比通常TTL电路又快几倍。ECL逻辑电路把电路开关速度提高到 1纳秒左右，大大超过 TTL和STTL电路。ECL电路的出现，使双极型集成电路进入超高速电路范围。

集成注入逻辑电路 (I2L)又称合并晶体管逻辑电路(MTL)，是70年代研制成的。在双极型集成电路中，I2L电路的集成密度是最高的。

三层结构逻辑电路(3TL)是1976年中国在I2L电路的基础上改进而成，因有三层结构而得名。3TL逻辑电路采用NPN管为电流源，输出管采用金属做集电极(PNM)，不同于I2L结构。

多元逻辑电路(DYL)和双层逻辑电路(DLL)，是1978年中国研制成功的新型逻辑电路。DYL逻辑电路线性与或门，能同时实现开关逻辑和线性逻辑处理功能。DLL电路是通过ECL和TTL逻辑电路双信息内部变换来实现电路逻辑功能的。

此外，在双极型集成电路发展过程中，还有许多其他型式的电路。例如，发射极功能逻辑电路(EFL)、互补晶体管逻辑电路(CTL)、抗辐照互补恒流逻辑电路(C3L)、电流参差逻辑电路(CHL)、三态逻辑电路(TSL)和非阈值逻辑电路(NTL)等。

是利用PN结隔离技术制备双极型集成电路倒相器的工艺流程， 图中包括一个NPN晶体管和一个负载电阻R。原始材料是直径为75~150毫米掺P型杂质的硅单晶棒，电阻率ρ=10欧·厘米左右。其工艺流程是:先经过切片、研磨和抛光等工艺(是硅片制备工艺)制备成厚度约300~500微米的圆形硅片作为衬底，然后进行外延生长、氧化、光刻、扩散、蒸发、压焊和多次硅片清洗，最后进行表面钝化和成品封装。

制作双极型集成电路芯片需要经过 5次氧化，对氧化硅 (SiO2)薄层进行5次光刻，刻蚀出供扩散掺杂用的图形窗口。最后还经过两次光刻，刻蚀出金属铝互连布线和钝化后用于压焊点的窗口。因此，整套双极型集成电路掩模版共有 7块。即使通常省去钝化工艺，也需要进行6次光刻，需要6块掩模版。