如图1所示，所述《一种数据时钟恢复电路及其相位插值器》与数据时钟恢复电路的控制单元相连，所述相位插值器包括：编码电路101；的输入端与所述控制单元相连；两个多路复用器102；每个多路复用器102的控制端与编码电路101输出端相连；时钟混频器103；时钟混频器103的控制端与编码电路101输出端相连，时钟混频器103的输入端与多路复用器102的输出端相连；两个差分转单端放大器104；每个差分转单端放大器104的输入端与时钟混频器103的输出端相连。
编码电路101根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码和第二编码；多路复用器102接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；时钟混频器103接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；差分转单端放大器104将所述时钟混频器输出的小信号放大成全摆幅信号。
具体工作流程为：
以N为8为例进行说明，两个多路复用器102接收的8个相位时钟分别为phase_0、phase_180、phase_90、phase_270、phase_45、phase_225、phase_135和phase_315。
编码电路101根据接收的并行时钟cdr_clk对所述控制单元输出的数据控制信号cdr_code进行采样，根据接收的采样时钟cdr_fast_clk或者多相位时钟组cdr_bus_clk<3:0>对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号pi_dir进行处理，生成第一编码和第二编码；首先在系统上电后所述控制单元会复位所述相位插值器的编码电路101，以使编码电路101送出一组希望的第二编码控制多路复用器102去选取两组时钟作为多路复用器102的输出；在具体的实际应用中，编码电路101送出的第二编码可以为8位编码信号，其偶数位和奇数位有均有一位为高电平信号，其他为低电平信号，而且这两位为高电平信号的编码位置上是相邻的。编码为高电平的控制信号将会闭合开关，两组时钟会被选取并放大输出。复位时为高电平信号的两位编码信号为设计时预先设定好的。
然后，被选取的两组时钟CLKA /-和CLKB /-将会同时送给时钟混频器103进行加权插值混频，复位时的编码电路101送给时钟混频器103的第一编码（在具体的应用中可以为32位编码信号）为高电平的信号会作为权重的选取信号；在具体的实际应用中，其中的一组希望将被使用加权插值运算的时钟的编码控制信号全为高电平信号，另一组不希望将被使用加权插值运算的时钟的编码控制信号全为低电平信号。此时时钟混频器103只会将一个带全部权重信息的时钟信号放大送出，然后时钟混频器103放大输出信号MIX /-再送给差分转单端放大器104，差分转单端放大器104主要功能是将时钟混频器放大输出的小信号放大成全摆幅信号CLKP和CLKN，最终送给前端模拟的接收电路使用。复位的目的是保证数据时钟恢复电路整个环路工作在一个确切的一个状态，不至于环路断开。
复位后，当接收电路接收到所述相位插值器送给的时钟信号后，会对串行数据进行采样并将串行数据转变成并行数据，然后再供给所述控制单元去判断当前位置的时钟所采样的数据是否是最佳的采样数据，如果不是将进一步发送信号控制所述相位插值器来改变时钟的延迟位置，使时钟超前或者滞后，最终会形成一个时钟动态跟随数据的稳定状态。该实施例所述的数据时钟恢复电路的相位插值器，编码电路101将所述控制单元输出的数据控制信号和相位控制信号进行编码，变成多路复用器102和时钟混频器103工作时所需要的特殊数字信号（所述第一编码和所述第二编码），然后控制多路复用器102和时钟混频器103先后无缝协同工作，实现了无突变的平滑过渡；并且差分转单端放大器104输出的所述全摆幅信号，可以供给所述控制单元去判断当前位置的时钟所采样的数据是否是最佳的采样数据，如果不是将进一步控制编码电路101来改变所述相位插值器输出时钟的延迟位置，使时钟超前或者滞后，最终会形成一个时钟动态跟随数据的稳定状态。
优选的，所述编码电路包括：
第一采样单元，用于根据接收的所述并行时钟对所述控制单元输出的所述数据控制信号进行采样；
第二采样单元，用于根据接收的所述采样时钟或者所述多相位时钟组对所述采样信号进行采样，确定所述参考数据值；
第一延迟单元，用于将所述参考数据值的高三位延迟所述并行时钟的两个周期，得到高三位延迟值；
判断单元，用于根据所述参考数据值的高三位和所述高三位延迟值进行逻辑处理，并判断是否跨象限；
第一运算单元，用于根据所述判断单元的判断结果及所述参考数据值的低四位进行逻辑运算，得到低四位运算值；
第二运算单元，用于根据所述判断单元的判断结果及所述控制单元输出的所述相位控制信号，得到最低位运算值；
独热码逻辑单元，用于根据所述高三位延迟值进行独热码逻辑处理，生成所述第二编码；
温度计码逻辑单元，用于根据所述低四位运算值及所述最低位运算值进行温度计码逻辑处理，生成所述第一编码；其中，所述第一编码的最低位为根据所述最低位运算值单独编码生成的。
优选的，当所述判断单元的判断结果为跨象限时，所述第一运算单元及所述第二运算单元用于将权重全部移交至交界相位的一边，改变一次相位；所述独热码逻辑单元用于改变所述第二编码的相位；所述温度计码逻辑单元用于改变所述第一编码的相位。 具体的工作原理为：
从所述控制单元输出的所述参考数据值cdr_code<6:0>的高三位将会编码成为所述多路复用器的所述第二编码mux_sel<7:0>，去选择将要参与混频的两组输入时钟信号；所述参考数据值cdr_code<6:0>的低四位将会编码成为所述时钟混频器的所述第一编码mix_sel<15:0>（mix_sel_b<15:0>是反向信号）去生成所述新相位时钟。
值得说明的是，所述第一编码的最低位mix_sel<0>（mix_sel_b<0>是反向信号）的码值必须单独进行编码，因为这个最低位码值不仅影响了编码的速度，也影响着时钟象限的平滑转移。该码值在编码时需要额外的控制信号，即代表相位的超前或滞后的相位控制信号pi_dir。所述第一编码的最低位mix_sel<0>的码值根据所述相位控制信号pi_dir和当前的所在象限标志共同来决定编码出的。
所述参考数据值cdr_code<6:0>、所述第二编码mux_sel<7:0>及所述第一编码mix_sel<15:0>的对应关系可以参见表1：
表1参考数据值与第二编码及第一编码的对应关系
| cdr_code<6:0> |
mux_sel<7:0> |
mix_sel<15:0> |
| 0000000 |
00000011 |
0000000000000000 |
| 0000001 |
00000011 |
0000000000000010 |
| 0000010 |
00000011 |
0000000000000110 |
| 0000011 |
00000011 |
0000000000001110 |
| | |
| |
| |
| 0001100 |
00000011 |
0001111111111110 |
| 0001101 |
00000011 |
0011111111111110 |
| 0001110 |
00000011 |
0111111111111110 |
| 0001111 |
00000011 |
1111111111111110 |
| 0010000 |
00000011 |
1111111111111111 |
| 0010000 |
00000110 |
1111111111111111 |
| 0010000 |
00000110 |
1111111111111111 |
| 0010001 |
00000110 |
0111111111111111 |
| 0010010 |
00000110 |
0011111111111111 |
| 0010011 |
00000110 |
0001111111111111 |
| | |
| |
| |
| 0011100 |
00000110 |
0000000000001111 |
| 0011101 |
00000110 |
0000000000000111 |
| 0011110 |
00000110 |
0000000000000011 |
| 0011111 |
00000110 |
0000000000000001 |
根据时钟混频器的权重取值，可以将所述第一编码mix_sel<15:0>和mix_sel_b<15:0>互换，不必重新考虑编码，均在本申请的保护范围内。
图2所示为N个相位时钟与权重的对应关系；当所述判断单元的判断结果为跨象限时，在相位跨界处需要进行特殊处理，首先需要先将权重全部移至交界相位的一边，相位改变一次；再改变多路复用器来换相位，此时权重不在此相位上，权重全在上一步的交界相位上，相位基本不变；最后改变时钟混频器，完成相位跳变，相位改变一次；从整个过程中不难看出，在相位跨界处，相位变化了两次，基本没有损失PI的响应速度。在整个CDR过程中，PI的编码部分实现了只增加一个周期的延迟，基本没有损耗CDR的带宽。
如图3所示的是上述编码算法的具体实现时序图，相位插值器接收到并行时钟cdr_clk和采样快时钟cdr_fast_clk或者多相位时钟组cdr_bus_clk<3:0>，将会对所述控制单元送达的数据控制信号cdr_code<6:0>及相位控制信号pi_dir进行重新采样，先使用并行时钟cdr_clk对数据采样，保证接口时序的正确，然后使用采样快时钟cdr_fast_clk或者多相位时钟组cdr_bus_clk<3:0>对并行时钟采样后的数据再重新采样，这样在快时钟领域得参考点（所述参考数据值）就确定下来，再根据数控制信号据cdr_code<6:0>及相位控制信号pi_dir对数据进行逻辑编码。首先先将参考数据值的高三位cdr_code_a<6:4>延迟两个周期后得到高三位延迟值cdr_code_b<6:4>，然后和参考数据值的高三位cdr_code_a<6:4>进行简单的异或逻辑判断当前给出的二进制码所代表的象限是否跨界（跨象限），接着使用这个判定结果信号将参考数据值的低四位cdr_code_a<3:0>逻辑运算得到cdr_code_b<3:0>，进一步逻辑运算得到低四位运算值cdr_code_c<3:0>，同时也使用这个判定结果信号结合相位控制信号pi_dir重新产生数据pre_mixcode_lsb，最后将高三位延迟值cdr_code_b<6:4>、低四位运算值cdr_code_c<3:0>和pre_mixcode_lsb一起送给核心编码电路（所述独热码逻辑单元和所述温度计码逻辑单元）进行编码分别得到最终的编码值mux_sel<7:0>，mix_sel<15:0>、mix_sel_b<15:0>。计入所述编码电路的延时到图3最右侧的虚线所示的时钟沿之前所有电路逻辑要全部完成，若时间不够需要加入触发器，同时时钟也要随之改变，视其具体应用环境而定，均在本申请的保护范围内。
值得说明的是，如果使用的采样快时钟cdr_fast_clk是并行时钟cdr_clk的N倍，则采样快时钟cdr_fast_clk可以被和并行时钟cdr_clk同频的多相位时钟组cdr_bus_clk
所代替，如果考虑使用并行时钟cdr_clk的话，使用cdr_bus_clk
同样是可以的，均在本申请的保护范围内。
如果不跨界，按不跨界的方式处理；如果跨界，按跨界的方式处理。图3中在跨界的①，②，③三种状态时，关键数据cdr_code_b<3:0>、cdr_code_c<3:0>及pre_mixcode_lsb的具体取值见表2和表3所示：
表2 各关键数据的具体取值
| 取值 |
⓪ |
① |
② |
| cdr_code_a<4>=0， cdr_code_b<3:0>= |
cdr_code_a<3:0> |
cdr_code_a<3:0> |
cdr_code_a<3:0> |
| cdr_code_a<4>=1， cdr_code_b<3:0>= |
cdr_code_a<3:0>的反码 |
cdr_code_a<3:0>的反码 |
cdr_code_a<3:0>的反码 |
表3各关键数据的具体取值
| 跨界时取值 |
① |
② |
③ |
| cdr_code_c<3:0>= |
cdr_code_a<4>同或pi_dir |
cdr_code_a<4>同或pi_dir |
cdr_code_b<3:0> |
| pre_mixcode_lsb= |
cdr_code_a<4>同或pi_dir |
cdr_code_a<4>同或pi_dir |
cdr_code_a<4> |
优选的，所述控制单元输出的所述数据控制信号及所述相位控制信号均为二进制编码。
所述数据控制信号及所述相位控制信号均为二进制编码，不会降低带宽，再经过PI的编码电路即可产生可用码值。
优选的，如图4所示，所述时钟混频器包括：M个电流切换单元、第三电阻R3、第四电阻R4、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3和第四NMOS晶体管N4；其中，M为大于1的自然数；第三电阻R3的一端和第四电阻R4的一端均与电源VDD相连；第三电阻R3的另一端、第一NMOS晶体管N1的漏极及第三NMOS晶体管N3的漏极相连，连接点作为所述时钟混频器的一个输出端；第四电阻R4的另一端、第二NMOS晶体管N2的漏极及第四NMOS晶体管N4的漏极相连，连接点作为所述时钟混频器的另一个输出端；第一NMOS晶体管N1和第二NMOS晶体管N2的源极相连，连接点分别与所述M个电流切换单元的第一输出端a相连；第三NMOS晶体管N3和第四NMOS晶体管N4的源极相连，连接点分别与所述M个电流切换单元的第二输出端b相连；第一NMOS晶体管N1的栅极、第二NMOS晶体管N2的栅极、第三NMOS晶体管N3的栅极和第四NMOS晶体管N4的栅极分别作为所述时钟混频器的输入端；所述M个电流切换单元的输入端分别接收所述第一编码，所述M个电流切换单元的接地端均接地。
所述多路复用器输出的两组时钟其中的CLKA 和CLKB 分别连接的增益管（第一NMOS晶体管N1和第三NMOS晶体管N3）的漏端连接一起MIX-，而CLKA-和CLKB-分别连接的增益管（第二NMOS晶体管N2和第四NMOS晶体管N4）的漏端连接一起MIX ，分别共用一个负载元件（第三电阻R3或者第四电阻R4），这样确保加权插值混频的时钟的延迟时间是渐近变化的，这个负载元件连接的节点就是时钟混频器的输出节点。
各个增益管连接着代表权重的电流切换单元，这些电流切换单元连接的控制信号（第一编码）来自编码电路，每个电流切换单元均有两个控制信号，而且这两个控制信号是互斥的（如mix_sel<0>与mix_sel_b<0>，或者mix_sel<15>与mix_sel_b<15>），这样也就保证了所有的电流切换单元所流经的电流加在一起是一个固定电流，这个固定电流中有多少比例的电流流经对应的增益管，也就代表了增益管对应的时钟的权重大小。当来自编码电路输出的控制信号（第一编码）发生改变，两组时钟的权重比例即发生改变，时钟混频器的输出时钟的延迟时间也就随着改变，从而完成加权插值整个过程。
图4所示的电流切换单元以16个为例进行展示，控制电流切换单元的控制信号为32个。电流切换单元个数也可以为其他数量，可以取大于1的自然数，当然也是有极限的，视其具体的应用环境而定。
或者，如图5所示，所述时钟混频器还包括：M 1个尾电流提供单元、第五电阻R5、第一开关S1及第二开关S2；
M个尾电流提供单元的一端分别与所述M个电流切换单元的接地端一一对应相连；第一开关S1的一端与所述M个电流切换单元的第一输出端a相连；第二开关S2的一端与所述M个电流切换单元的第二输出端b相连；第一开关S1的另一端、第二开关S2的另一端、第五电阻R5的一端及另一个尾电流提供单元的一端相连；所述M 1个尾电流提供单元的另一端均接地；第五电阻R5的另一端与电源VDD相连。
优选的，如图6所示，图4和图5中的所述电流切换单元包括：第五NMOS晶体管N5、第六NMOS晶体管N6及第七NMOS晶体管N7；其中：
第六NMOS晶体管N6的漏极为所述电流切换单元的第一输出端a；
第七NMOS晶体管N7的漏极为所述电流切换单元的第二输出端b；
第六NMOS晶体管N6的源极、第七NMOS晶体管N7的源极及第五NMOS晶体管N5的漏极相连；
第六NMOS晶体管N6的栅极及第七NMOS晶体管N7的栅极分别作为所述电流切换单元的两个输入端，接收所述第一编码中两个反向的信号；第五NMOS晶体管N5的源极接地；第五NMOS晶体管N5的栅极接收偏置电压。
电流切换单元电路如图6所示，该单元电路主要由3个NMOS管组成（第五NMOS晶体管N5、第六NMOS晶体管N6及第七NMOS晶体管N7），其中第五NMOS晶体管N5为电流管用于提供加权的电流，第六NMOS晶体管N6及第七NMOS晶体管N7为开关切换管用于切换电流管的电流方向。对于一个单元电路来说，当编码电路送来一对互斥的控制信号时，比如mix_sel为高电平信号，mix_sel_b为低电平信号，则第六NMOS晶体管N6闭合，第七NMOS晶体管N7断开，第六NMOS晶体管N6所对应的时钟的权重将会增加一个，第七NMOS晶体管N7所对应的时钟的权重减少增加一个，导致相位插值器输出时钟位置会向第六NMOS晶体管N6所对应的时钟移动，也意味着输出时钟的位置超前，反之滞后。这里选取的参考时钟是不变。
图5所示的所述时钟混频器采用图6的电流切换单元，可以有效提高PI的线性度，并针对传统的线性电流加权混频方法进行了修正，采用了非线性电流加权混频方法可以进一步提高了PI的线性度。达到了降低周期到周期抖动的目的，从而降低了误码率，提高了基于PI方式的自适应均衡技术的性能。
对于一个PI，其归一化的权重用A1、A2表示，混频的两个相位时钟用sin（ωT）和sin（ωT-φd），混频后的时钟为：
其中的p＝A1 A2cosφd，q＝A2sinφd，tanφ
PI＝q/p；此处φd＝45°，如果等间隔分成16等分后，则tanφ
PI取值范围为，（a∈），结合A1 A2＝1求取线性补偿后的权重A1、A2的取值，最后根据实际使用总电流将归一化的权重转化为每个电流切换单元电路需要的电流，经计算补偿后的电流值成对称（图5中给出的最终计算值按最大电流1mA为准）。
图5所示的所述时钟混频器还给出了进一步提高线性的电荷充电的补偿方法，其原理为：当电流切换单元里的电流全部都流向两个输入时钟信号中的一个时，一组输入时钟信号具有全部的权重，另一组输入时钟信号没有权重，这个时候没有权重的输入时钟信号在权重全部变为0的过程会对输出有扰动，因为图4中的第一NMOS晶体管N1、第二NMOS晶体管N2（或者第三NMOS晶体管N3、第四NMOS晶体管N4）从饱和工作区突然变为线性区，会使得输出节点电势降低，从而影响了最终输出，在权重全部变为0的过程，闭合第一开关S1（或者第二开关S2），断开第二开关S2（或者第一开关S1），使得节点Vcomp对节点A（B）进行充电，这个节点Vcomp的设置一般小于输出节点的最小信号电压，这样节点A（B）的电势将会得到一定的补偿，解决了第一NMOS晶体管N1、第二NMOS晶体管N2（或者第三NMOS晶体管N3、第四NMOS晶体管N4）的沟道漏电的难题，从而进一步提高了线性度。
优选的，所述尾电流提供单元为电流源或者电流漏。
在具体的实际应用中，各个所述尾电流提供单元提供的电流不做具体限定，多个所述电流切换单元接收到的电流可以依次为68.1微安、65.7微安、63.8微安、62.3微安、61微安、60.2微安、59.6微安及59.3微安等等，视其具体应用环境而定。
优选的，多路复用器102包括两个选择电路，每个选择电路如图7所示，包括：
N个第一NMOS晶体管N1；其中每两个第一NMOS晶体管N1的源极相连，栅极分别接收相差180°相位的两个相位时钟，接收相邻相位时钟的第一NMOS晶体管的漏极相连，连接点分别作为所述选择电路的两个输出端；
N/2个第二NMOS晶体管N2；每个第二NMOS晶体管N2的漏极分别与两个第一NMOS晶体管N1的源极连接点相连，N/2个第二NMOS晶体管N2的源极相连，栅极分别接收所述第二编码；
源极接地的第三NMOS晶体管N3；第三NMOS晶体管N3的栅极接收偏置电压，漏极与第二NMOS晶体管N3的源极连接点相连；
与所述选择电路的两个输出端相连的负载元件120，用于对接收的N个相位时钟进行摆幅限制。
优选的，如图7所示，负载元件120包括：第一电阻R1及第二电阻R2；其中：
第一电阻R1的一端与所述选择电路的一个输出端相连；
第二电阻R2的一端与所述选择电路的另一个输出端相连；
第一电阻R1的另一端与第二电阻R2的另一端相连，连接点与电源VDD相连。
两个多路复用器102输入的多相位时钟以8个时钟phase_0、phase_180、phase_45、phase_225、phase_90、phase_270、phase_135和phase_315为例进行说明，图7仅为其中的一个多路复用器102，接收phase_0、phase_180、phase_90、phase_270、mux_sel<0>、mux_sel<2>、mux_sel<4>和mux_sel<6>，另一个多路复用器102接收的是phase_45、phase_225、phase_135、phase_315、mux_sel<1>、mux_sel<3>、mux_sel<5>和mux_sel<7>，与图7结构相同。
在复位时编码电路送给的编码信号只有mux_sel<1>和mux_sel<0>为高电平，其余的mux_sel<7:2>全为低电平。当编码信号到达时，图7中接收mux_sel<1>或mux_sel<0>的第二NMOS晶体管N2会闭合，phase_0/phase_180，phase_45/phase_225将会被多路复用器放大输出。图7中的nbias为偏置电压。
负载元件120可以将输入的多相位时钟经过多路复用器102之后限制在一定的摆幅范围内，适当的改变多路复用器102和时钟混频器103二者的输出节点的RC时间常数，从而可以送给时钟混频器103实现较宽频率范围（100兆赫兹—2吉赫兹）内进行相位插值。
第一电阻R1及第二电阻R2构成了负载元件120，其作用是将输入的多相位时钟经过所述多路复用器之后限制在一定的摆幅范围内，同时可以应用在较高的速度上。其中第二NMOS晶体管N2均为开关管，第一NMOS晶体管N1均为增益管。图7所示，以开关管是设置在增益管下面为例进行展示，在具体的应用中也可以将开关管置于增益管得上面，优点是减少增益管的米勒效应，即减少输出信号对输入信号的回馈影响，均在本申请的保护范围内。该实施例中给出的多相位时钟输入为8个时钟，控制信号也为8个。多相位时钟输入的个数也可以为其他数量，可以取4、6、8…N大于4的偶数，N/2为奇数时，多相位时钟输入的使用接法有些特别之处，同样在该发明的保护范围内。
该发明另一实施例还提供了另外一种数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：
编码电路；所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码；N个时钟混频器；每个所述时钟混频器的控制端与所述编码电路输出端相连，用于接收并根据所述第一编码，选择N个相位时钟中的两个接收并进行加权模拟运算之后生成并输出的新相位时钟；其中，N为大于等于4的偶数；两个差分转单端放大器；每个所述差分转单端放大器的输入端与所述时钟混频器的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。
该实施例与上述实施例的区别在于：省去了上述实施例中的多路复用器，可以将时钟混频器多使用几路来替代多路复用器，N个所述时钟混频器则具备所述多路复用器的功能，适用于较低的工作频率，但是带来的代价是面积会增大。上述实施例中使用了多路复用器，适用于较高的工作频率，节省了所述相位插值器的面积，提高线性度，使得应用的频率范围变宽。两者均在本申请的保护范围内，此处不做具体限定。
该发明另一实施例还提供了一种数据时钟恢复电路，如图8所示，包括：锁相环201、控制单元202及上述实施例任一所述的数据时钟恢复电路的相位插值器203。
其中，锁相环201用于输出N个相位时钟；其中，N为大于等于4的偶数；控制单元202用于接收并行时钟及并行数据，生成并输出数据控制信号及相位控制信号；数据时钟恢复电路的相位插值器203与上述实施例所述的数据时钟恢复电路的相位插值器的结构及原理均相同。
优选的，如图8所示，所述数据时钟恢复电路还包括：
接收电路204；接收电路204与数据时钟恢复电路的相位插值器203的输出端相连；串并转换电路205；串并转换电路205的输入端与接收电路204的输出端及数据时钟恢复电路的相位插值器203的输出端相连。
其中，接收电路204用于接收采样数据及所述数据时钟恢复电路的相位插值器输出的全摆幅信号；串并转换电路205用于接收采样数据及所述全摆幅信号，并将所述采样数据进行串并转换，生成所述并行时钟、所述并行数据及采样时钟或者多相位时钟组。
对于同源的多通道传输系统，其传输过程中会伴随着和数据速率有一定比例关系的同源时钟，这样在接收端的数据时钟恢复过程中只需考虑时钟和数据之间的瞬时位置偏移，采用时钟混相的PI可以时时来改变时钟的相位位置，从而修正时钟与数据之间的偏移距离，即可达到最佳位置采样数据的目的。
对于不同源的多通道传输系统，其传输过程中不会伴随着和数据速率有一定比例关系的同源时钟，这样在接收端的数据时钟恢复过程中不仅需考虑时钟和数据之间的瞬时位置偏移，而且要考虑长时间频偏的影响，采用高速PI可以时时来改变时钟的相位位置，从而修正时钟与数据之间的偏移距离，达到最佳位置采样数据的目的。在CDR的环路中，CDR的控制单元作为整个环路的判断控制中心，用来控制PI调整相位的控制信号一般都交给CDR的控制单元来完成，随着数据通道数量和混频相位数量的增加，这些控制信号将会变得繁复，给后期的版图设计带来难度，且时序将不易控制，需要耗费更多的走线面积。
该申请中所述的数据时钟恢复电路，能够适用于不同源的多通道传输系统，针对繁复的控制信号而发明的所述编码电路，可以降低后期的版图设计难度，使得时序易于控制，从而降低成本；同样无需复杂的象限边界控制单元去检测边界跨越难题，避免了相位阶跃的缺陷，实现了象限的平滑转移。所述编码电路采用了高速时钟或者多相位时钟来实现快速编码功能，很大提高了的PI的跳变速度，使得PI在整个CDR环路中体现了一个运算逻辑时钟的延迟，但最终使得整个CDR环路的带宽有个较大提高，使得频率跟踪的能力也随之提高。该发明可以满足正负约6000ppm频偏的跟踪指标，理论最大可满足正负约12000ppm频偏的跟踪指标，实现了任意最大跨度40°左右的跳变且在一个并行时钟周期内。
另外，针对PI的典型的非线性而提出的所述电流切换单元，可以有效提高PI的线性度以及电流的切换速度，并针对传统的线性电流加权混频方法进行了修正，采用了非线性电流加权混频方法可以进一步提高了PI的线性度。达到了降低周期到周期抖动的目的，从而降低了误码率，提高了基于PI方式的自适应均衡技术的性能。
该说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
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