第1章数字逻辑基础

1.1数字电路和数字系统

1.1.1数字信号

1.1.2数字电路

1.1.3数字系统

1.2数制和码制

1.2.1数制

1.2.2数制转换

1.2.3码制

1.2.4二进制数运算

1.3逻辑代数

1.3.1逻辑运算

1.3.2逻辑函数

1.3.3逻辑代数的标准形式

1.4逻辑函数的化简

1.4.1公式法化简

1.4.2卡诺图化简

1.4.3具有无关项的逻辑函数及其化简

1.5本章小结

1.6思考与练习

第2章QuartusⅡ软件和Verilog语言

2.1Quartus Ⅱ软件简介

2.1.1Quartus Ⅱ原理图编辑

2.1.2Verilog HDL语言编辑

2.1.3波形仿真

2.1.4引脚分配

2.1.5下载测试

2.2硬件描述语言Verilog

2.2.1Verilog基本结构

2.2.2Verilog语法知识

2.2.3运算符

2.2.4语句

2.3本章小结

2.4思考与练习

第3章组合逻辑电路

3.1组合逻辑电路概述

3.1.1组合逻辑电路的分析

3.1.2组合逻辑电路的设计

3.1.3Verilog HDL描述

3.2编码器

3.2.1编码器的定义与工作原理

3.2.2编码器的应用

3.2.3Verilog HDL描述

3.3译码器

3.3.1译码器的工作原理

3.3.2二进制译码器的应用

3.3.3Verilog HDL描述

3.4数据选择器

3.4.1数据选择器的工作原理

3.4.2数据选择器的应用

3.4.3Verilog HDL描述

3.5数据分配器

3.5.1数据分配器的工作原理

3.5.2Verilog HDL描述

3.6数值比较器

3.6.1数值比较器的工作原理

3.6.2Verilog HDL描述

3.7组合逻辑电路的竞争和冒险

3.7.1产生竞争冒险的原因

3.7.2冒险的分类

3.7.3判别冒险

3.7.4消去竞争冒险的方法

3.8本章小结

3.9思考与练习

第4章时序逻辑电路基本原理

4.1概述

4.1.1时序逻辑电路的结构特点

4.1.2时序逻辑电路的分类

4.2触发器

4.2.1RS触发器

4.2.2JK触发器

4.2.3D触发器

4.2.4T触发器

4.2.5触发器之间的转换

4.2.6锁存器

4.3时序逻辑电路的分析

4.3.1同步时序逻辑电路分析

4.3.2异步时序逻辑电路分析

4.4本章小结

4.5思考与练习

第5章时序逻辑电路设计

5.1概述

5.2同步时序逻辑电路的设计

5.2.1设计方法与步骤

5.2.2设计举例

5.3异步时序逻辑电路的设计

5.3.1设计方法与步骤

5.3.2设计举例

5.4Verilog HDL描述时序逻辑电路

5.4.1有限状态机

5.4.2有限状态机的Verilog HDL描述

5.4.3Verilog HDL时序电路设计

5.5本章小结

5.6思考与练习

第6章常用逻辑电路

6.1算术运算电路

6.1.1加法器

6.1.2减法器

6.1.3乘法器

6.2寄存器

6.2.1基本寄存器

6.2.2移位寄存器

6.2.3用Verilog HDL描述寄存器

6.3计数器

6.3.1同步计数器

6.3.2异步计数器

6.3.3任意进制计数器的实现

6.3.4用Verilog HDL描述计数器

6.4本章小结

6.5思考与练习

第7章脉冲信号的产生与整形

7.1单稳态触发器

7.1.1门电路构成的单稳态触发器

7.1.2集成单稳态触发器

7.1.3单稳态触发器的应用

7.2多谐振荡器

7.2.1门电路组成的多谐振荡器

7.2.2石英晶体多谐振荡器

7.2.3多谐振荡器的应用

7.3施密特触发器

7.3.1门电路构成的施密特触发器

7.3.2集成施密特触发器

7.3.3施密特触发器的应用

7.4555定时器

7.4.1555定时器的电路结构与功能

7.4.2用555定时器构成单稳态触发电路

7.4.3用555定时器构成多谐振荡器

7.4.4用555定时器构成施密特触发器

7.5本章小结

7.6思考与练习