第1章数据传输技术综述与发展趋势1

1.1数据传输技术简介1

1.1.1并行传输技术简介1

1.1.2串行传输技术简介6

1.2高速串行传输技术的应用需求10

1.2.1高速并行传输的技术瓶颈10

1.2.2高速串行传输的技术优势12

1.3高速串行传输技术的推动力13

1.3.1I/O技术的不断改进13

1.3.2多重相位技术15

1.3.3线路编码技术16

1.3.4扰码传输技术18

1.3.5发送预加重技术19

1.3.6接收均衡技术22

1.4高速数据串行传输的解决方案24

1.5本章小结24

第2章常用高速串行传输接口协议简介26

2.1XAUI协议简介和应用26

2.1.1以太网技术的发展历程26

2.1.2XGMII接口简介与分析27

2.1.3XAUI协议的技术优势28

2.1.4XAUI协议详解29

2.2Interlaken协议应用简介31

2.2.1Interlaken协议简介31

2.2.2Interlaken协议数据格式33

2.2.3Interlaken接口信号简介36

2.3SATA协议简介和应用36

2.3.1SATA协议简介36

2.3.2SATA协议分层模型38

2.3.3SATA接口信号说明40

2.4PCI—Express协议简介和应用41

2.4.1PCI—Express协议简介41

2.4.2PCI—Express协议分层模型42

2.4.3PCI—ExpressSlot物理接口简介44

2.5RapidIO协议简介和应用45

2.5.1RapidIO协议简介45

2.5.2RapidIO分层模式说明47

2.5.3RapidIO接口信号描述51

2.6Aurora协议简介和应用52

2.7ATCA机箱的背板串行技术53

2.7.1PICMG3.0规范简介53

2.7.2ATCA机箱的背板接口标准54

2.8本章小结55

第3章Virtex—6GTX收发器的功能结构和应用概述56

3.1Virtex—6GTX收发器的功能和结构56

3.1.1Virtex—6GTX收发器的功能简介56

3.1.2Virtex—6FPGA中的GTX架构57

3.1.3Virtex—6GTX收发器的内部电路结构57

3.2TX发送端的功能和结构说明59

3.2.1TXInterface接口说明60

3.2.2TX发送端的时钟结构62

3.2.3TXOUTCLK时钟应用说明64

3.2.4TX发送端的复位过程描述66

3.2.5TX发送端的8b/10b编码器68

3.2.6TX发送端的缓冲区介绍70

3.2.7TX发送端的PRBS模式产生器71

3.2.8TX发送端的极性控制功能73

3.3RX接收端的功能和结构简介73

3.3.1RX接收端的功能说明73

3.3.2RX接收端的时钟电路结构74

3.3.3RX极性控制76

3.3.4RX接收端的PRBS模式检测器76

3.3.5RX接收端的字节和字对齐功能77

3.3.6RX接收端的LOS状态机80

3.3.7RX接收端的8b/10b解码器81

3.3.8RX接收端的弹性缓冲区82

3.3.9RX接收端的时钟纠正功能86

3.3.10RX接收端的通道绑定功能介绍88

3.3.11RX接收端的复位初始化93

3.3.12RXInterface接口说明94

3.4本章小结96

第4章XAUI核的功能简介和应用说明98

4.1XAUI协议应用简介98

4.2XilinxXAUI核功能简介99

4.2.1XilinxXAUI核应用概述99

4.2.2XilinxXAUI核功能描述100

4.3XAUI核的接口信号描述101

4.3.1XAUI接口信号概述101

4.3.2用户端接口简介102

4.3.3GTX收发器接口简介105

4.3.4MDIO管理接口简介105

4.3.5配置和状态接口信号106

4.3.6时钟和复位接口简介108

4.4XAUI核内部时钟结构108

4.5XAUI核的定制和创建109

4.5.1XAUI核的生成109

4.5.2建立XAUI核仿真工程112

4.5.3自生成数据的XAUI核仿真说明113

4.6本章小结117

第5章XilinxPCI—Express核简介118

5.1XilinxPCI—Express核学习导读118

5.2XilinxPCI—Express核概述119

5.2.1XilinxPCI—Express核的技术优势119

5.2.2XilinxPCI—Express核总览120

5.3XilinxPCI—Express核的协议层次简介121

5.3.1XilinxPCI—Express核的协议层次121

5.3.2XilinxPCI—Express核的配置空间简介122

5.4XilinxPCI—Express核的顶层接口信号125

5.4.1XilinxPCI—Express核的系统接口信号125

5.4.2XilinxPCI—Express接口信号125

5.5XilinxPCI—Express核的AXI4接口信号129

5.5.1XilinxPCI—Express核的公共接口信号129

5.5.2XilinxPCI—Express核的事务发送接口信号130

5.5.3XilinxPCI—Express核的事务接收接口信号132

5.6XilinxPCI—Express核的其他接口信号133

5.6.1XilinxPCI—Express核的物理层接口信号133

5.6.2XilinxPCI—Express核的配置接口信号136

5.6.3XilinxPCI—Express核的中断接口信号139

5.6.4XilinxPCI—Express核的差错报告信号140

5.6.5XilinxPCI—Express核的动态配置接口信号141

5.7XilinxPCI—Express协议的TLP格式142

5.7.1TLP概况142

5.7.2TLP格式介绍142

5.7.3TLP类型和格式字段编码字段介绍143

5.7.4Length字段与字节使能字段介绍144

5.7.5其他协议字段简介146

5.7.6TLP包格式查询表146

5.8本章小结149

第6章XilinxPCI—Express核的生成与定制150

6.1XilinxPCI—Express核的例化150

6.1.1集成核Endpoint结构概述150

6.1.2集成核Rootport结构概述152

6.1.3XilinxPCI—Express核的生成154

6.1.4XilinxPCI—Express核的仿真156

6.1.5XilinxPCI—Express核的实现157

6.1.6XilinxPCI—Express核的字典结构和内容158

6.2XilinxPCI—Express核的自定义生成163

6.2.1XilinxPCI—Express核的基本参数设置164

6.2.2XilinxPCI—Express核的基地址寄存器165

6.2.3XilinxPCI—Express核的配置寄存器设置171

6.2.4XilinxPCI—Express核的高级设置179

6.3程控输入／输出示例设计181

6.3.1XilinxPCI—Express核的PIO系统概述181

6.3.2XilinxPCI—Express核的PIO硬件182

6.3.3XilinxPCI—Express核的PIO应用186

6.4本章小结191

第7章XilinxPCI—Express核事务层接口设计193

7.1事务层TLP格式简介193

7.1.1TLP的字节序193

7.1.2TLP的相关说明194

7.2事务层TLP的传送195

7.2.1TLP传送的基本操作流程195

7.2.2连续事务的发送197

7.2.3发射通路的源节制198

7.2.4发射通路的目标节制198

7.2.5发射通路的源中止199

7.2.6目的端事务忽略200

7.2.7发射通路上的错误标记200

7.2.8发射通路的流传输201

7.2.9附加ECRC的事务201

7.3事务层TLP包的接收201

7.3.1TLP接收的基本操作流程201

7.3.2接收通路的数据节制203

7.3.3连续事务的接收204

7.3.4接收通路的重排序205

7.3.5接收通路的EP和TLPDigest字段使用206

7.3.6接收通路的基地址寄存器匹配206

7.3.7接收通路的Link—Down事件207

7.4本章小结208

第8章基于XilinxPCI—Express核的应用设计209

8.1物理层控制和状态接口设计209

8.1.1链路改变设计考虑209

8.1.2链路改变方式210

8.2配置空间信号设计214

8.2.1直接映射到配置接口的寄存器214

8.2.2设备控制和状态寄存器定义214

8.2.3配置端口对其他寄存器的访问217

8.3额外数据包处理的要求218

8.4用户错误报告设计219

8.4.1错误类型介绍219

8.4.2错误类型分类222

8.5电源管理设计223

8.5.1电源管理模式分类223

8.5.2程控电源管理223

8.6中断请求设计225

8.6.1传统中断模式226

8.6.2MSI中断模式227

8.6.3MSI—X中断模式228

8.7链接训练及链路翻转设计228

8.7.1链接训练支持228

8.7.2链路翻转支持229

8.8时钟复位设计229

8.8.1复位分类229

8.8.2时钟控制230

8.9动态配置设计232

8.9.1DRP接口的读／写232

8.9.2DRP接口的其他考量233

8.9.3DRP地址映射233

8.10核的约束设计239

8.10.1用户约束文件的内容239

8.10.2移植需要的修改240

8.11本章小结242

第9章Virtex—6GTX收发器的时钟和电源设计243

9.1Virtex—6GTX输入时钟结构和应用设计243

9.1.1输入参考时钟的内部结构243

9.1.2输入参考时钟的应用说明244

9.1.3GTX收发器的输入时钟接口信号和属性247

9.1.4单个外部输入参考时钟的GTX使用模型249

9.1.5多个外部输入参考时钟的GTX使用模型250

9.1.6多个Quad交叉使用输入参考时钟模型251

9.2GTX的PLL锁相环结构和功能描述252

9.3Virtex—6GTX的回环测试模式254

9.4Viretex—6GTX的单板设计指导255

9.4.1引脚描述和设计准则255

9.4.2终端电阻校准电路256

9.4.3未使用的GTX收发器管理257

9.4.4模拟电源的引脚连接257

9.4.5未使用的Quad引脚连接处理259

9.4.6Quad应用的优先级260

9.5参考时钟设计概述261

9.5.1时钟源选择概述261

9.5.2参考时钟接口连接方式262

9.6模拟电源电路设计263

9.6.1模拟电源设计概述263

9.6.2电源稳压器选择263

9.7本章小结264

第10章XilinxIBERT调试工具应用详解266

10.1XilinxIBERT调试工具的功能简介266

10.2XilinxIBERT核的基本结构267

10.3XilinxIBERT核的生成说明268

10.4XilinxIBERT核生成实例268

10.4.1IBERT核的生成268

10.4.2基于IBERT的GTX扫描测试274

10.5本章小结277

附录A278

参考文献283