超前/滞后控制的核心是计数器。当前，国外(如HP公司)国内的数字示波器的超前/滞后控制采用了前置计数器和后置计数器的设计方案，前置计数器用于控制存储器存储捕捉触发点前采集的采集样点数，后置计数器用于控制存储器存储捕捉触发后的采集样点数。计数器的长度决定了示波器的存储深度，前置计数器和后置计数器控制的总深度为存储深度。存储深度是示波器的性能的重要指标，存储深度越大，对感兴趣段的波形观察就越方便。
为了减少资源，节约成本，减小体积，采用CPLD(或者FPGA)设计数字示波器中的时基电路。在2Gsps实时数字采样示波器的研究项目基础上，结合研制100MHz带宽的随机取样数字存储示波器(等效采样率最大达到SGsps)的经验，我们用一个计数器设计超前/滞后控制电路，实现超前/滞后采样的控制。这对存储深度很深的数字示波器，可以大大节约计数器占用了CPLD(或者FPGA)资源。
