寄存器和组合逻辑是数字逻辑电路的两大基本要素。寄存器一般和同步时序逻辑关联，其特点为仅当时钟的沿(上升沿或下降沿)到达时，才有可能发生输出的改变。根据实现目标不同，寄存器的建模结构略有不同，需要注意如下要点：

①寄存器信号声明：寄存器定义是reg型。但是请注意，这个命题的反命题不一定成立。某些信号虽然被定义为reg型，但是最终综合实现结果并不是寄存器，如“cnt—out—plus”虽然被指定为reg型，但是实现时是纯组合逻辑。只有定义为reg型，且always的敏感表为posedge或negedge沿敏感操作时，该信号才是寄存器。

②时钟输入：在每个时钟的正沿或负沿对数据进行处理。数据的正沿或负沿起作用，是在always的敏感表中通过posedge和negedge指定的。

③异步复位/置位：绝大多数目标器件的寄存器模型都包含异步复位/置位端。异步复位/置位是指无论时钟沿是否有效，当复位/置位信号有效沿到达时，复位/置位立即发挥功能。指定异步复位/置位时，只需在always的敏感表中加入复位/置位信号的有效沿即可。下例描述的异步复位电路是最常用的寄存器复位形式之一。

④同步复位/置位：任何寄存器都可实现同步复位/置位功能。指定同步复位/置位时，always的敏感表中仅有时钟沿信号，当同步复位/置位信号变化时，同步复位/置位并不立即发生，仅仅当时钟沿采到同步复位/置位的有效电平时，才会在时钟沿到达时刻进行复位/置位操作。

⑤同时使用时钟上升和下降沿的问题：有时因为数据采样或调整数据相位等需求，设计者会在一个always的敏感表中同时使用时钟的posedge和negedge，或者在两个always的敏感表中分别使用时钟的posedge和negedge对某些寄存器电路操作。在这两种描述下，当时钟上沿或下沿到达时，该寄存器电路都会做相应的操作。这个双沿电路往往可以等同于使用了原时钟的倍频时钟的单沿操作电路。对于实现在PLD的设计而言，同时使用时钟的上、下沿往往是不推荐的，因为PLD内嵌的PLL/DLL和一些时钟电路往往只能对时钟的一个沿保证非常好的指标，而另一个沿的抖动、偏斜、斜率等指标不见得非常优化，有时同时使用时钟的正负沿会因时钟的抖动、偏斜、占空比、斜率等问题造成一定的性能恶化。因此推荐的做法是：将原时钟通过PLL/DLL倍频，然后使用倍频时钟的单沿(如上升沿)进行操作。但是电路设计不可一概而论，如果必须使用时钟的双沿对同一个寄存器操作时，请设计者明确此时相当于使用了倍频时钟。