PIC中的介质隔离与VLIC中的基本相同，并可以利用介质隔离来改善器件的特性。如图2中a所示，采用常规的介质隔离，由于VDMOS的n-漂移区较厚，载流子在源、漏区之间传输时经历的路径较长，导致其导通电阻增大，漏极电流减小。如图2中b所示，若在底部增加V形槽后，可以缩短源、漏之间的距离，减小了n-漂移区的电阻，有利于提高电流密度，而且当A处源、漏之间的长度等于或大于B处源、漏之间的长度时，V形槽的引入不会影响其击穿电压。这种介质隔离可以通过调整刻蚀窗口的大小，利用离子注入形成n 漏区，通过热生长形成隔离SiO2氧化层，之后可按照常规的介质隔离工艺来实现。
采用介质隔离，器件之间绝缘隔离性能好，没有漏电流，不会发生相互干扰和闩锁现象。与结隔离相比，介质隔离区宽度可以做得很小，有利于减小芯片面积；由于SiO2绝缘性能好，故隔离电压可高达lkV，且高温漏电流小，但介质隔离的工艺比较复杂。
