更详细的信息参考IP核参考资料。表2.29给出了主FSL信号接口，表2.30给出了从FSL接口信号。表2.29主FSL信号接口
| 信号 |
功能 |
VHDL类型 |
方向 |
| FSLn_M_Clk |
时钟 |
std_logic |
input |
| FSLn_M_Write |
写使能信号，表示数据正被写到输出FSL |
std_logic |
output |
| FSLn_M_Data |
写到输出FSL的数据 |
std_logic_vector |
output |
| FSLn_M_Control |
写到输出FSL的控制位 |
std_logic |
output |
| FSLn_M_Full |
当设置时，表示输出FSL的FIFO满。 |
std_logic |
input |
