VHDL语言

16位的多路选择器，其功能是能够试16位的信号同时附加到data1和data2上。

其VHDL语言如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;

entity selc is

port(s:in std_logic_vector(1 downto 0);

data:in std_logic_vector(15 downto 0);

data1:out std_logic_vector(15 downto 0);

e: out std_logic;

data2:out std_logic_vector(15 downto 0));

end selc;

architecture fun of selc is

begin

process(s)

begin

case s is

when "00" => data1<=data;e<='1';

when "01" => data2<=data;e<='1';

when others => null;

end case;

end process;

end fun; 解读词条背后的知识 老骥伏枥学编程 少儿编程启蒙，一种另类的学51单片机编程。

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