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三态门输出高阻状态时
实验13VHDL三态门
实验十三 三态门、 OC门的设计与仿真 一、实验内容 1．在 Quartus II 中用逻辑图和 VHDL语言设计三态门，三态门的使能端对低电平有效。 2．在 Quartus II 中用逻辑图和 VHDL语言设计一个 OC门（集电极开路门）。 二、电路要求 三态门、 OC门的逻辑图； 用 VHDL语言设计三态门、 OC门，用尽量多的方法来描述； 三、电路功能介绍 1．三态门，又名三态缓冲器（ Tri-State Buffer ） 用途：用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯 的作用。 逻辑图 真值表 EN A OUT 0 0 Hi-Z 0 1 Hi-Z 1 0 0 1 1 0 VHDL程序 行为描述： 结构体描述： 波形图 2．OC门，又名集电极开路门（ opndrn） 用途：集电极开路门（ OC门）是一种用途广泛的门电路。典型应用是可以实 现线与的功能。
1三态开关的工作原理
1、 三态开关的工作原理： DIN DOUT E Din 为数据输入端 Dout 为数据输出端 E 为控制端高电平有效 2、半加器本位和逻辑表达式 ，半加器进位逻辑表达式，及电路。 3、 全加器本位和逻辑表达式，全加器向高位进位的逻辑表达式，电路。 4、设计一个具有十个输入端的 BCD 码编码器？（要求列出真值表，写出逻辑表达式，画 出逻辑框图） 5、设计一个三八译码器： （要求列出真值表，写出逻辑表达式，画出逻辑框图）