选择特殊符号
选择搜索类型
请输入搜索
兼具高击穿电压(Breakdown Voltage,BV)和低比导通电阻(Specific On-Resistance,Ron,sp)是功率MOSFET器件的热点科学问题,然而,存在困扰业界的“硅极限” 关系-Ron,sp正比例于BV的 2.5次方。项目从模型、新结构以及工艺实现等方面展开研究,成果突破“硅极限”,并有利于芯片和系统小型化,促进了SOI高压器件的发展及其在功率集成电路中的应用。本项目实现预期目标,达到技术指标。取得的创新成果如下: (1)提出了高压、低阻、易集成的槽型SOI功率MOSFET系列新结构并深入研究其机理。机理如下:介质槽引起多维度耗尽并增强RESURF效应,提高器件击穿电压和漂移区浓度;介质槽沿纵向折叠漂移区,降低器件面积和比导通电阻;纵向延伸至介质层的槽栅扩展纵向有效导电区域,同时可作为高、低压单元间的介质隔离槽,简化隔离工艺。新器件击穿电压较相同尺寸的常规SOI LDMOS提高50%以上,且比导通电阻降低20%以上。 (2)建立了槽型SOI MOSFET普适耐压模型和变k介质槽RESURF增强SOI MOSFET耐压模型,获得槽型SOI MOSFET设计的普适方法,为横向槽型SOI MOSFET器件设计的提供理论指导。 (3)设计驱动集成电路,将提出的双槽(Dual-trench,DT,含槽栅和漂移区的介质槽)DT SOI MOSFET器件应用其中;制备出DT SOI MOSFET器件及功率驱动集成芯片。制备的芯片样品击穿电压BV=196V(无介质槽的器件仅62V),高于预期指标150V,输出电流达500mA,全部达到了预期目标。 成果获2014年教育部自然科学二等奖,发表论文29篇(SCI检索共18篇,全部EI检索),含领域顶级期刊IEEE Electron Device Lett.(EDL)和IEEE Trans. on Electron Device(TED)论文6篇,在功率半导体领域顶级会议ISPSD发表3篇;获授权美国、中国发明专利 10项,已受理5项发明专利。 2100433B
SOI功率集成的关键技术是实现高压、低功耗以及高、低压之间隔离。为此,进行以下创新研究:提出高压、超低功耗、器件尺寸缩小且易于集成的槽型SOI MOSFET并研究其机理。该器件具有嵌入漂移区的介质槽和纵向延伸至埋氧层的槽栅。①介质槽引起多维度耗尽,使电场重构并增强RESURF(reduced surface field)效应,从而提高耐压和漂移区浓度;②介质槽使漂移区沿纵向折叠,缩小器件面积,降低比导通电阻和功耗,并增加开关速度;③延伸的栅槽扩展纵向导电区,进一步降低导通电阻;④将提出的器件用于高压集成电路,延伸的栅槽同时作为高/低压单元间的介质隔离槽,简化隔离工艺、降低成本。新型SOI MOSFET的耐压较相同尺寸的常规SOI LDMOS可提高1倍,且比导通电阻降20%- 30%;或相同耐压,器件横向尺寸降为50%。项目拟研制新型SOI MOSFET,并将其用于设计的高压驱动集成电路。
不行,只能按业主要求2.1、2.5、2.7可以
MEVLF系列0.1Hz程控超低频高压发生器是结合了现代数字变频先进技术,采用微机控制,升压、降压、测量、保护完全自动化,并且在自动升压过程中能进行人工干预。MEVLF系列0.1Hz程控超低频高压发生...
电压基准芯片参数解析 安肯(北京)微电子即将推出的ICN25XX系列电压基准,是一系列高精度,低功耗的串联型电压基准,采用小尺寸的SOT23-3封装,提供1.25V、2.048V、2.5V、3.0V...
基于介质电场增强理论的SOI横向高压器件与耐压模型
SOI(Silicon On Insulator)高压集成电路(High Voltage Integrated Circuit,HVIC)因其具有高速、低功耗、抗辐照以及易于隔离等优点而得以广泛应用。作为SOIHVIC的核心器件,SOI横向高压器件较低的纵向击穿电压,限制了其在高压功率集成电路中的应用。为此,国内外众多学者提出了一系列新结构以提高SOI横向高压器件的纵向耐压。但迄今为止,SOI横向高压器件均采用SiO2作为埋层,且实用SOI器件击穿电压不超过600V;同时,就SOI横向器件的电场分布和耐压解析模型而言,现有的模型仅针对具有均匀厚度埋氧层和均匀厚度漂移区的SOI器件建立,而且没有一个统一的理论来指导SOI横向高压器件的纵向耐压设计。笔者围绕SOI横向高压器件的耐压问题,从耐压理论、器件结构和耐压解析模型几方面进行了研究。基于SOI器件介质层电场临界化的思想,提出介质电场增强ENDIF(Enhanced Dielectric LayerField)理论。在ENDIF理论指导下,提出三类SOI横向高压器件新结构,建立相应的耐压解析模型,并进行实验。(1)ENDIF理论对现有典型横向SOI高压器件的纵向耐压机理统一化ENDIF理论的思想是通过增强埋层电场而提高SOI横向器件的纵向耐压。ENDIF理论给出了增强埋层电场的三种途径:采用低εr(相对介电常数)介质埋层、薄SOI层和在漂移区/埋层界面引入电荷,并获得了一维近似下埋层电场和器件耐压的解析式。ENDIF理论可对现有典型SOI横向高压器件的纵向耐压机理统一化,它突破了传统SOI横向器件纵向耐压的理论极限,是优化设计SOI横向高压器件纵向耐压的普适理论。(2)基于ENDIF理论,提出以下三类SOI横向高压器件新结构,并进行理论和实验研究①首次提出低εr型介质埋层SOI高压器件新型结构及其耐压解析模型低εr型介质埋层SOI高压器件包括低εr介质埋层SOI高压器件、变εr介质埋层SOI高压器件和低εr介质埋层PSOI(PartialSOI)高压器件。该类器件首次将低介电系数且高临界击穿电场的介质引入埋层或部分埋层,利用低εr介质增强埋层电场、变εr介质调制埋层和漂移区电场而提高器件耐压。通过求解二维Poisson方程,并考虑变εr介质对埋层和漂移区电场的调制作用,建立了变εr介质埋层SOI器件的耐压模型,由此获得RESURF判据。此模型和RESURF判据适用于变厚度埋层SOI器件和均匀介质埋层SOI器件,是变介质埋层SOI器件(包括变εr和变厚度介质埋层SOI器件)和均匀介质埋层SOI器件的统一耐压模型。借助解析模型和二维器件仿真软件MEDICI研究了器件电场分布和击穿电压与结构参数之间的关系。结果表明,变εr介质埋层SOI高压器件的埋层电场和器件耐压可比常规SOI器件分别提高一倍和83%,当源端埋层为高热导率的Si3N4而不是SiO2时,埋层电场和器件耐压分别提高73%和58%,且器件最高温度降低51%。解析结果和仿真结果吻合较好。②提出并成功研制电荷型介质场增强SOI高压器件笔者提出的电荷型介质场增强SOI高压器件包括:(a)双面电荷槽SOI高压器件和电荷槽PSOI高压器件,其在埋氧层的一侧或两侧形成介质槽。根据ENDIF理论,槽内束缚的电荷将增强埋层电场,进而提高器件耐压。电荷槽PSOI高压器件在提高耐压的基础上还能降低自热效应;(b)复合埋层SOI高压器件,其埋层由两层氧化物及其间多晶硅构成。该器件不仅利用两层埋氧承受耐压,而且多晶硅下界面的电荷增强第二埋氧层的电场,因而器件耐压提高。开发了基于SDB(Silicon Direct Bonding)技术的非平面埋氧层SOI材料的制备工艺,并研制出730V的双面电荷槽SOILDMOS和760V的复合埋层SOI器件,前者埋层电场从常规结构的低于120V/μm提高到300V/μm,后者第二埋氧层电场增至400V/μm以上。③提出薄硅层阶梯漂移区SOI高压器件新结构并建立其耐压解析模型该器件的漂移区厚度从源到漏阶梯增加。其原理是:在阶梯处引入新的电场峰,新电场峰调制漂移区电场并增强埋层电场,从而提高器件耐压。通过求解Poisson方程,建立阶梯漂移区SOI器件耐压解析模型。借助解析模型和数值仿真,研究了器件结构参数对电场分布和击穿电压的影响。结果表明:对tI=3μm,tS=0.5μm的2阶梯SOI器件,耐压比常规SOI结构提高一倍,且保持较低的导通电阻。仿真结果证实了解析模型的正确性。
变漂移区厚度SOI横向高压器件的优化设计
提出了一种耐压技术——横向变厚度VLT技术,以及基于此技术的一种高压器件结构——变厚度漂移区SOI横向高压器件,借助二维器件仿真器MEDICI,深入研究了该结构的耐压机理。结果表明,变厚度漂移区结构不但可以使横向击穿电压提高20%,纵向击穿电压提高10%,而且可以使漂移区掺杂浓度提高150%~200%,从而降低漂移区电阻,使器件优值提高40%以上。进一步研究表明,对于所研究的结构,采用一阶或二阶阶梯作为线性漂移区的近似,可以降低制造成本,并且不会导致器件性能的下降。
柔性聚合物阻变存储器是一种极具潜力的新型柔性非易失存储器,然而目前其仍面临着存储功耗高的问题,限制了其在超低功耗和微型化的柔性电子系统中的应用。为了解决器件存储功耗高的问题,本项目利用CAFM技术更直观、更深入地证实了parylene-C RRAM的金属导电细丝阻变机理,为后续器件的设计提供了理论指导。针对柔性电子系统对器件微型化、集成化的需求,本项目研制了基于parylene-C的柔性多功能温度传感-存储器件和基于parylene-C的柔性多功能光输入-存储模块。针对parylene-C RRAM器件存储功耗高的问题,本项目研制了两种超低功耗parylene-C RRAM器件的新结构,即双层parylene-C结构和石墨烯插入层结构,大大地降低了器件的存储功耗。其中,基于双层parylene-C的超低功耗柔性RRAM器件的存储功耗低至约10fJ/bit,远小于美国国防部先进技术委员会(DARPA)对未来新型存储器的功耗要求1pJ/bit,为超低功耗柔性RRAM器件的应用奠定了基础。相关成果申请5项专利,在包括AEM,IEEE-EDL,IEDM以及Nanoscale等著名期刊和国际会议上发表学术论文26篇学术论文和一本专著章节。 2100433B
随着可穿戴设备等移动智能终端的爆发式增长,超低功耗和微型化的柔性电子系统也得到迅猛发展。这些柔性电子系统都离不开信息的存储和读取,因此柔性存储器特别是柔性阻变存储器(Resistive Random Access Memory -RRAM)最近成为研究的热点。但是以有机材料RRAM为代表的柔性RRAM存在着功耗和性能的瓶颈。. 本项目针对这些重要瓶颈,拟研制超低功耗柔性parylene聚合物RRAM,通过阻变材料的堆栈结构、杂质功能团引入、有机无机复合技术、聚合物未反应终端修复、界面插层等聚合物材料结构、制备及其改性技术的创新研究,并结合RRAM器件新结构设计和电极材料的设计优化,降低柔性聚合物RRAM器件的操作电流和电压,从而降低功耗,并提高其速度、可靠性和均匀性等综合性能。推动低成本、超低功耗及高性能的柔性RRAM存储技术的发展,为柔性电子的研究和应用打下基础。
集成光子器件是21世纪信息技术的支撑,耦合封装界面是集成光子器件最为薄弱的环节,它的失效机理和规律成为制约信息技术发展的瓶颈问题之一。本项目选择集成光子器件这一光电子技术发展的前沿,以其耦合封装界面为核心,研究热、力、湿等环境因素导致器件耦合封装结构破坏、对准精度丧失、界面介质畸变导致性能急剧劣化等失效形式的机理与规律,探索胶层特性、胶层厚度等封装结构和参数影响器件可靠性的规律,阐明集成光子器件封装界面应力分布规律、建立折射率畸变的定量分析模型,以及器件耦合界面的微裂纹、微位移、光传输分析模型,为集成光子器件的可靠性分析与寿命预测提供理论基础,为集成光子器件封装工艺优化提供理论指导。