目前SoC芯片对功耗要求越来越苛刻，如何最大限度的降低功耗成为集成电路设计领域亟待解决的关键问题。超级动态电压调节（UDVS）思想是动态电压调节技术向低电压区的延展，通过在芯片低负载时将电源电压更大程度的降低（甚至低至亚阈值区）来大幅度降低芯片功耗，在低功耗方法中具有显著优势。但是低电压和超深亚微米下电路的延时特性受电源波动、工艺偏差和温度变化（PVT）的影响巨大，甚至会造成电路工作状态出错。因此，项目研究了超级动态电压调节理论和电路实现方法，针对UDVS和先进工艺下延时波动大的问题，提出了新的片上时序监测电路用来实时监测电路的时序是否出错，并将检测结果反馈给电压调节单元以调节供电电压来补偿这种影响；并将开环控制与闭环控制相结合设计了自适应电压频率调节方案，攻克了在较大电压范围内根据芯片的实际工作情况自适应调节电路工作电压的关键技术，最大程度的降低了由于PVT影响带来的时序余量，从而有效降低了SoC芯片的功耗。 项目的核心内容包括：1）建立了一套最优化能耗模型来寻找数字电路的最低工作点，用以指导UDVS电压调节的范围；2）设计了适用于UDVS的基本电路单元，并通过建库工具建立了符合标准数字电路设计规范的完整的标准单元库；此外还设计了低功耗关键电路，例如自适应耦合触发器和具有零稳态电流的上电复位电路；3）提出并设计了两种类型的电路延迟特性监测单元：带自恢复功能的原地监测单元和基于复制关键路径的在线监测单元，并设计实现了相应的自适应电源调节方法；4）提出并设计了适用于UDVS系统的快速锁定数字锁相环电路；5）构造了两套应用UDVS技术的低功耗SoC设计平台验证UDVS关键技术，其中基于复制关键路径的CPU系统的调节效果明显，在25℃、TT工艺角下相比于未用电压调节的恒定1.2V CPU系统节省了38.27%的功耗，FF工艺角节省42.22%；此外，以三级流水线乘法器为主体的自适应电压调节系统在25℃、TT工艺角下节省了32.61%的功耗，FF工艺角节省47.94%。 项目超额完成了立项指标，累计在国内外期刊和学术会议上发表SCI论文10篇，EI论文12篇；申请中国发明专利10项、美国发明专利2项；授权中国专利4项；获江苏省科技进步奖1项。参加国际学术会议数次，协助培养博士研究生2名、硕士研究生8名。

随着SoC芯片对低功耗的要求越来越高，如何最大限度的降低功耗已成为集成电路设计领域亟待解决的关键问题。超级动态电压调节（UDVS）思想是动态电压调节技术向亚阈值区的延展，通过在工作频率低的时候将电源电压降低到亚阈值区，可以大幅度降低芯片功耗，在低功耗方法中具有显著优势。本项目研究UDVS理论,探索适用于超大规模集成电路的亚阈值基本电路的构造方法；建立普适的电路最优化能耗模型，为UDVS电路设定最低工作电压下限；研究将开环控制与闭环控制相结合的自适应电源电压调节方法；同时，针对超深亚微米集成电路的延时特性易受工艺偏差和环境扰动的影响，设计片上错误监测电路将检测结果反馈给电压调节单元以调节VDD来补偿这种影响。此外还研究了可以快速锁定的数字锁相环为芯片快速稳定的调节系统时钟。在以上研究基础上构建低功耗SoC设计平台，可在极宽的电压范围内根据工作负载调节频率和供电电压，从而极大的降低芯片功耗。

超级动态电压调节(UDVS)技术在低功耗芯片设计中具有明显优势。但当电压显著降低，芯片内部传输的信号幅度变得很小，动态噪声和静态噪声引起的VB(Voltage Bump)更易导致时序的违规，给信号完整性设计带来极大的挑战。为规避信号完整性问题导致芯片性能出错，芯片必须始终工作在很高的电压下以确保正常工作，这会显著提高芯片功耗，不能充分发挥UDVS技术的低功耗优势。本项目在我们前期工作对UDVS 基本单元电路和翻转噪声研究的基础上，研究UDVS技术下的信号完整性理论，构建兼容于现有大规模集成电路设计的静态噪声二阶模型和基于耦合电容权重因子的复合电流源(CCS)动态噪声模型；同时基于衬底控制灵敏放大技术设计PVT性能良好的VB检测电路；在此基础上，在大规模UDVS 芯片中实现电路VB测试系统，以较低的电路面积和功耗实测芯片的VB，为调整芯片的电源电压和时序修复提供依据，使得芯片功耗尽可能有效降低

本项目通过对超级动态电压调节技术下信号完整性关键技术的研究，进一步研究UDVS 技术下的信号完整性理论，构建兼容于现有大规模集成电路设计的快速收敛动态噪声计算模型，为时序修复提供依据，使得芯片在后端设计中串扰控制能达到快速收敛，为调整芯片的电源电压提供依据，使得芯片功耗尽可能的低。该工作主要包含以下三点：1）创建了超级动态电压调节技术下与目前大规模集成电路设计流程相兼容的时序逻辑库与物理库，同时基于翻转理论提出一种与实测非常接近的动态噪声模型，并把该模型应用于可工作在动态电源电压下的振荡器噪声分析中，取得良好的测试效果。2）设计出基于衬底控制灵敏放大技术的串扰延时测试电路设计。本项目在已有UDVS电路设计的经验基础上，采用衬底控制灵敏放大技术，设计出在超级动态电压调节技术下串扰延时测试单元电路。衬底控制灵敏放大技术抗PVT性能好，并能降低电路的面积和功耗。3）开环预测与闭环自适应调整相结合的UDVS内建串扰延时测试方法。基于已构建的兼容于大规模集成电路设计流程的时序逻辑库与物理库，提出内建串扰延时型测试的基本原理、面向非理想互连几何结构的渐进式串扰延时测试方法。和传统的串扰延时分析相比，本项目利用锁相环预测方法随时跟踪串扰延时的变化信息，进而给芯片选择最优电源电压值提供确切依据，使UDVS芯片低功耗优势发挥至极致。该超级动态电压调节技术下串扰控制的关键技术，基于衬底控制技术设计的串扰延时测试单元电路，兼容于目前流行的CMOS工艺及其设计流程，能大大降低超大规模集成电路芯片功耗，为保护市区环境做出贡献。基于耦合电容权重因子的时序修复，大大加快时序分析的收敛速度，缩短time-to-market时间，进而降低生产成本，产生良好的经济效益。 2100433B

本课题主要针对未来纳米工艺条件下微瓦级片上系统芯片的若干关键技术瓶颈问题开展研究，致力于提出一套完整的微瓦级SoC设计方法学及其关键技术的系统解决途径。课题研究的关键技术包括微瓦级SoC体系结构、系统功耗优化方法，超低电压射频与模拟电路，超低功耗异步与绝热逻辑数字电路。最终课题将纳米级工艺节点上设计实现一款面向人体局域网应用的SoC芯片，对上述关键技术进行全面的测试验证。